Fertigungstechnologie; Doch nicht das Ende der Si Basistechnologie?

Bokill

Gesperrt
Mitglied seit
18.01.2002
Beiträge
5.689
Renomée
60
Standort
Bremen
Da gab es doch eine nette Meldung von Heise, dort wird beschrieben wie mögliche Optronische Bauelemente auf SI- Basis billig hergestellt werden können!
http://www.heise.de/newsticker/data/jk-23.07.03-003/

Bisher hies es doch, dass schon an GaAs (Galliumersenid) und SiC Siliziumcarbid Wafern geforscht und gearbeitet wird.
Intel liefert ja auch ein Beispiel für eine Mischtechnologie: Gestecktes Silizium dort wird in das Kristallgitter von Si schon ein anderes Element eingebettet (Ge, Germanium?) ; die Folge ist ,dass die Bindungen zwischen den einzelnen Atomen nun länger sind und deswegen viel leichter Leitende Elektronen an die Umgebung abgeben können ( Der Bereich vom nichtleitendem Band zum leitenden kann viel leichter überbrückt werden)

Nette Ergänzung:
http://www.xbitlabs.com/articles/editorial/display/tech-process.html
Production Technologies: Behind the Scenes

Category: Editorial
by Andy Yaschenko
05/20/2003 | 07:42 PM

In this article we take a close look at the contemporary manufacturing technologies used in the semiconductor industry. We tried to raise the curtain of mystery over the transistors and other chips manufacturing process, and to evaluate the prospects of the current and upcoming technological processes.
Weitere nette Ergänzung
Moore’s Law

Category: Editorial
by Anna Filatova
05/08/2003 | 01:11 PM

We decided to devote this editorial to Moore’s Law, which is the fundamental law of the semiconductor industry. In this article we are going to tell you more about the history of Moore’s law, its major statements and its future. Will it still be valid a few years ahead?

Intel hatte sich in den letzten Jahren in Firmen eingekauft, welche Optronische Bauelemnte entwickeln.
Die Perspektive war und ist teilweise elektrische Speicher und Verbinungen durch optische Elemente zu ersetzen!
 
Zuletzt bearbeitet:
Eine kleine Spezialität von IBM soll die Nanoröhrchenforschung von IBM sein, dass dort noch einiges zu erwarten ist zeigt folgender Telepolisartikel von Heise.de.
Ist immer wieder ein Blick wert!
http://www.heise.de/tp/deutsch/inhalt/lis/15320/1.html
Erster Nanorotor gebaut

Andrea Naica-Loebell 29.07.2003
Kleinster synthetischer Motor der Welt

In der aktuellen Ausgabe des Wissenschaftjournals Nature stellen US-Physiker ihren Zwergenmotor aus Nanoröhren vor
 
jo, und es is dann auch alles eine frage des geldes! war in den letzten projekten im IKZ Berlin (Institut für Kristallzüchtung), was natürlich sehr interessant war, und solche galliumverbindungen werden teurer. ein grund, warum sie bei solarzellen nicht irdisch für normalsterbliche trotz höher energieleistung zu verwenden sind. auch die tubes sind teuer. 1000$ waren das glaub ich pro stück. aber die nanotechnologie is sicherlich ein guter schritt in die richtige richtung!


ps: *g* warum muss ich bei dem thema gerade an den neuen 90nm Prescott und seinen 'angeblichen' >100watt wärmeproblemen.. *lol* *räusper* :] ;D
 
Zumindest haben Nanotubes eine gewisse Chance billig produziert zu werden.
Die ersten Buckyballs, Fullerene waren sündhaft teuer, der Witz war, dass die Fullerene Jahrzehnte lang im schlicheten Ruß übersehen wurden, obwohl im Spektrum der jeweiligen Analysegeräte immer dort eine Bande zu sehen war. Soviel zum Thema exakte Naturwissenschaften!

Chemiker die an alten IR- Spektroskopen rumgepfuscht haben, wissen wie man hübsche und "richtige" Spektren hinbekommt, auch wenn nur Ratz und Popel in der Analyseprobe drin ist.

Theoretisch sind die Nanotubes auch gute Wärmeleiter, IBM hatte, glaube ich, es sogar fertig gebracht die Tubes (Röhren) regelmässig auf einer Si- Oberfäche anzuordnen, sie hatten sogar die gleiche Grösse untereinander!
 
jo, die fullerene sind schon lustig! sehen aus wie fußbälle als modell.. ;D und seit der urzeit fragt sich der mensch, was feuer und ruß is, schon lustig... ;)

und IBM hatte mal als schriftzug ihr firmenlogo und imo auch einmal "PEACE" oder so mit atomen gezeichnet. is auch ne lustige sache.. aber das sie die tubes auch aneinandergesetzt haben, wusste ich noch net. jaja, es wird sicherlich noch ne menge interessanter dinge zu entdecken geben, moore's law is noch net tod.. ;)
 
Da werden doch immer wieder frische Trick geboren, um aus der Si- Technologie alles herauszuholen.
Der Trick könnte die Lithographie ergänzen/ersetzen und hat den Trick mit der Selbstorganisation der Materie drauf.

Die Basis bilden Polymere, vermutlich sind diese verwand mit den Chemikalien für LCDs, diese sind ja ebenso Polymere die sich in Elektrischen Feldern ausrichten.

In diesem Bereich arbeiten sogar Intel und AMD zusammen, weswegen der AMD- Vertreter darauf nicht eingegangen ist, ist mir ein wenig rätselhaft, is ja eigentlich kein Geheimnis. Der Bereich bewegt sich ja noch eindeutig in der Grundlagenforschung.

Aufgeschnappt in dem Inquierer:
http://www.theinquirer.net/?article=10883
US scientists claim nanofabrication breakthrough

Nanointerconnects could overcome lithography limitations

By INQUIRER staff: Mittwoch 06 August 2003, 09:35

A REPORT IN EE Times said that scientists at the University of Wisconsin have made a breakthrough that will allow semiconductor makers build chips using nanoscale technology.
According to the report, the boffins at the Materials Research Science and Engineering Center said that self-assembly nano techniques could be employed in fabs by the end of this decade.

That could lead to computers that might one day include 4000GB of memory.

The technique uses block copolymers that will allow nanoscale patterns to be created on specific areas of a chip die, achieving the same effect as ordinary lithography.

That will mean not only arrays of components at a molecular size but nano-interconnects, the EE Times article said.

For a full description, read more, here. µ

Direktlink:
http://www.eetimes.com/at/news/OEG20030805S0035
Nanolitho effort harnesses self-assembly

By R. Colin Johnson

EE Times
August 5, 2003 (2:54 p.m. ET)

PORTLAND, Ore. — Nanoscale patterning of silicon substrates with regular, repeatable, atomically perfect application- specific templates could enable manufacturable nanoscale chips within the decade, according to scientists at the University of Wisconsin's Materials Research Science and Engineering Center (Madison).
The work "has the potential to become an inexpensive and routine step for semiconductor manufacturers," said team leader Paul Nealey. "Now we hope that semiconductor manufacturers will adopt our techniques to build real nanoscale chips."

Despite breakthroughs in nanoscale components, from single-electron transistors to quantum dots, techniques for casting them into chips are still uncertain. The Achilles' heel, the Wisconsin group says, is irregularity.

The lab, one of the National Science Foundation's 27 Research Science and Engineering Centers (MRSECs), aimed to show that curing the irregularity would lead to manufacturability. "We have shown that our technique can achieve dimensions of tens of nanometers," said Nealey, whose work was done in cooperation with the Semiconductor Research Corp., a consortium that includes AMD, IBM, Intel and Motorola.

"In storage alone, our work could someday result in a computer with 4,000 Gbytes of memory," said Wisconsin-MRSEC director Juan de Pablo.

The team used block co-polymers that "self-assemble like snowflakes," according to their report, enabling nanoscale patterns to form only in designated areas on a chip. In effect, the technique applies a nanoscale mask to the substrate in a manner similar to conventional lithography.

Future silicon substrates could not only host arrays of identical molecular-size components, but could also take advantage of conducting polymers to someday interconnect those components with nanoscale wiring. "All that we've done in this study is to create a pattern, show that the polymer follows the pattern and show that the final result is completely free of defects, which is very hard to do at these small sizes," said Nealey.

Block co-polymers are matching pairs of compounds with two or more long polymer chains linked at the ends.Normally they would self-assemble into useless clumps, rings, cylinders or broad spirals. By chemically altering the surface of a conventional silicon wafer, the researchers were able to use extreme-ultraviolet light to lay down straight, parallel lines of alternating chemicals as close as 20 nanometers apart.

By washing with a solution of the block co-polymer
(two polymers, one attracted to one kind of line and the other to the alternate type of line), the team was able to mask out parallel lines. "Our technique delivers registration and overlay — two critical requirements that have been missing from other attempts at nanoscale lithography," said Nealey. "This kind of hybrid technology can integrate self-assembling materials, such as block co-polymers, into existing manufacturing processes, such as lithography, and deliver molecular-level control."

The group next hopes to crisscross lines to create nanoscale domains for ultradense memory arrays of, for instance, quantum dots.
 
Zuletzt bearbeitet:
und deren Probleme bei der Fertigung.

Die Hoffnungen werden wohl teilweise durch neue Probleme aufgeweicht. Kleine Hinweise dazu sind im Inquirer zu lesen, ohne allerdings das Problem genau zu benennen.

Allerdings werden wohl alle Verfahren mit frischen Hoffnungen gestartet und werden modifiziert, da dann andere neue Probleme auftauchen.
AMD's SOI is scary but good

Seizures in both camps

By Joshua Seed: Samstag 09 August 2003, 10:35

SO WE WERE all wondering what the "difficulties" were with AMD's SOI process. Tiny morsels were dropped for your humble journo that made his heart's blood run cold as ice.
You see, fair reader, when you use normal overclocking methods with an SOI processor, such as raising the voltage and cooling the chip, nothing happens. You do not get to raise the clock speed at all. Ah, I sense that the AMD fans among us have just dropped into seizures. Well, to put all of you on the floor, low-k dielectrics have the same wonderful feature.

A bit of science for those of you so inclined. Most of the power a processor consumes is used to drive the clock. As clock speed rises, the clock signal becomes less sharp. Increasing the clock's drive voltage sharpens the clock. The clock gets "fuzzy" because of leakage power. SOI effectively prevents almost all leakage power. Strained silicon and low-k are almost as good. So we have a rosy world right?

No, it just means the clock signal gets "fuzzy" for other reasons, and the standard overclocking methods do not fix it.

David Duarte, Vijaykrishnan Narayanan and Mary Jane Irwin did a bit of research on the subject at Penn State's CS department, which is the definitive guide for those of you that enjoy reading white papers that include both inscrutable mathematical formulas and easy to read graphs. If I got it wrong, please be gentle with your humble journo, as I only understood the pretty pictures.

So how has this hurdle been overcome? A bit like Thoroughbred-b's process refinement I'd imagine, and I'll just have to imagine, because at this point an otherwise quite informative boffin suddenly clammed up, as he stepped into the "we don't want the other guys to know how to fix this problem" territory.

Additional morsels include the not so definitive statement that Opteron consumes about the same amount of power as Thoroughbred-b at the same clock speed. I owe our friend a beer, or at least a login and password to a shell account. µ
http://www.theinquirer.net/?article=10949

Es scheint jedoch so, dass AMD nun die richtige Rezeptur gefunden hat.

Der Launch von SOI war offiziell bei AMD 2001. Die alte SOI-Newsmeldung auf P3D ist hier zu lesen.

Dies bedeutete aber nicht, dass 2002 schon alles in trockenen Tüchern war. So einen geiwissen Hauch von Angst spürt man in der Newsmeldung von P3D hier -> SOI: AMDs riskanter Weg in die Zukunft.
Der tecchannel-Artikel zeichnet sich dadurch aus, da auch die Geschichte kurz wiedergegeben wird, aus der Sicht eines Mitentwicklers von SOI. So sieht der Chefentwickler Siegle (AMD) SOI in der Tradition bisheriger Durchbrüche in der Fertigungstechnologie.
Hier einige der wichtigsten Beiträge seit 1965:

die Bipolarschaltung
Metalloxidhalbleiter (MOS-Halbleiter), gefolgt von MOS mit komplementären Ausgängen (CMOS)
Plasma-Etching
Ionen-Implantation oder Dotierung; optische und ultraviolette Projektionslithografie und ihre stufenweise Ausweitung auf noch kürzere Wellenlängen
planare mehrschichtige Metallverdrahtungen auf dem Die
Kupferverdrahtung auf dem Die
http://www.tecchannel.de/hardware/1043/0.html

Und hier noch eine Beschreibung was einen Transistor ausmacht:
Zwischen den beiden Wannen eines CMOS-Transistors (Drain und Source) bleibt eine dünne, nicht dotierte Substratschicht. Deren Breite bezeichnet man als Kanallänge. Sie gibt letztendlich die Fertigungstechnologie an (zum Beispiel 0,25 Mikrometer).
Über diesen Bereich werden eine isolierende Oxidschicht mit einer Dicke von wenigen Atomlagen und die Steuerelektrode (Gate) aus polykristallinem Silizium aufgebracht.
Sobald sie (Gate) unter Spannung steht, ist ein Stromfluss zwischen Drain und Source möglich - der Transistor ist durchgeschaltet.
Zwei Transistoren werden zu einem Paar zusammengefasst und schalten das Ausgangssignal wahlweise nach Masse (GND) oder Betriebsspannung (VCC)
Schaltgeschwindigkeiten des CMOS-Transistors

MFG Bokill
 
Zuletzt bearbeitet:
In der c`t 17 2003 ist ein netter Report über die derzeitigen Trends in der Mikroelektronik.

Dort wird schematisch der Aufbau von Transistoren/Schaltungen gezeigt. Fullerene mit deren Artverwandten Nanotubes werden ebenso genannt, wie die Alten Newcomer der IBM Lochkarten, dem Millipede.

Dazu ist dort ein Miniglossar über die neuen Namen von brandheissen Schaltungen RTT - Resonant Tunneling Transistor (War da nicht irgendwas in "Zitatklau" mit Tunnelefekten irgendetwas?), RSFQ Rapid Single Flux Quantum- Logik und anderen hübschen Bezeichnungen.

Echt lesenswert von Seite 80 bis 89.

Das Posting Zitatklau ist zu dem Thread Bokill`s CPU-Schlüsselanhänger; Mögliche Folgen von OC angewachsen ... völlig ungeeignet für OC`ler, sonst könnten sie ja etwas lernen ;) 8)

MFG Bokill
 
Zuletzt bearbeitet:
Ich fand nun eben zwei nette englische Artikel aus dem PCMag.

Artikel 1 beschäftigt sich mit dem Potential von Nanotubes, eventuell gar der Stoff der CPU Zukunft sogar ohne Si- Substrat, jedenfalls ist Intel in diesem Bereich nun tief in der Grundlagenforschung drin.
Materials: Carbon Nanotubes
By Cade Metz
July 1, 2003

Silicon's likely successor, and much more

It's the Clark Kent of microelectronics. In the early 1990s, scientists at the NEC Fundamental Research Laboratory in Tsukuba, Japan, discovered a tiny graphitelike structure with the most beguiling dual identity. Sometimes it's a metal, and sometimes it's a semiconductor. It can serve as a wire, transporting current from one place to another, and it can also serve as a transistor, using changes in current to store information.
This microscopic structure, known as a carbon nanotube, could be the secret to extending Moore's Law,

which predicts that the number of transistors on the fastest CPUs will double every 18 months—beyond the limits of today's silicon microprocessors (quite a feat in itself).

"This is our best hope for the next generation of electronics," says Jie Liu, a Duke University chemist at the forefront of carbon nanotube research. It is also the basic building block for all sorts of future products, from flat-panel displays and long-lasting batteries to fishing poles and satellite cables (pound for pound, nanotubes are 10 to 100 times as strong as steel).

AMD, IBM, and Intel will continue to improve silicon-based CPUs for at least another decade (see "Extreme Ultraviolet Lithography"). But when they are unable to shrink silicon transistors any further, they may abandon silicon altogether and move on to completely new materials.

Only 1/100,000 the thickness of a human hair yet exceedingly durable, a carbon nanotube is akin to graphite—a sheet of carbon atoms arranged in a tight honeycomb pattern. Your pencil tip consists of stack after stack of such microscopic sheets. Carbon nanotubes are formed when the sheets of atoms are rolled into cylinders. "They look a lot like hollow cigars," says IBM researcher Joerg Appenzeller.

When carbon atoms assume a certain arrangement along the length of a tube, the nanotube behaves like a semiconductor. In a different arrangement, it becomes a metal. Semiconductors conduct current at certain voltages but not others. They are used to build transistors, in which processors store information. When one voltage is applied, current flows freely through the nanotube, and the transistor turns on. When a different voltage is applied, the current stops, and the transistor turns off. Metals, which conduct at any voltage, are used to build the wires that connect transistors.

In theory, you could build an entire microprocessor from carbon nanotubes. Its parts would be far smaller—and thus far faster—than the copper wires and silicon transistors used today.

Nanotubes are the by-products of various chemical reactions. Scientists can easily grow them on a substrate by reproducing these reactions, but they're struggling to arrange nanotubes in complex circuit patterns.

Researchers are still seeking answers. "How do you control their physical properties? How do you grow them in the right place? How do you connect them?" asks Bob Gassar, director of components research at Intel. "Those are not trivial problems, and they may never be solved."

Carbon nanotubes show promise for an extraordinary variety of products. IBM recently demonstrated a carbon nanotube that produces infrared light. Motorola and Samsung are working on carbon nanotubes for flat-panel displays. Nantero is developing nanotube-based memory. And researchers at the University of North Carolina have shown carbon nanotube batteries to hold twice as much energy as conventional batteries.

Intel has just launched a research program on carbon nanotubes, which means the company believes there's a good chance they'll be used in production-level processors within the next ten years. A dual identity has its advantages.
http://www.pcmag.com/article2/0,4149,1161076,00.asp
Das kann ja spannend werden, ob die CPUs allerdings wieder kälter werden wage ich zu bezweifeln. Spannend ist, dass wiederum die grossen Firmen in Grenzen zusammenarbeiten, dies bedeutet, dass ein Mitbewerber nicht in Riesenschritten enteilen kann. Es kann nur den Erstkäufer geben, der dann die Prototypen gleichsam in Serie überführt und damit den anderen Mitbewerbern zwar zeitlich voraus ist, jedoch gleichsam die Tools der neusten generation für die nachfolgenden billiger macht, bzw deren Kinderkrankheiten austreibt.

Artikel 2 beschäftigt sich mit der Grundlagenforschung von Masken/Belichtung/Verkleinerung der bisherigen Strukturen auf Si- Basis. Intel arbeitet in diesem Bereich nicht alleine sondern in einem Konsortium (EUV LLC) in denen gar AMD, Infineon und auch andere Firmen zusammenarbeiten. Das Konglomerat wird jedoch schon von Intel angeführt.
The EUV LLC Consortium, an Intel-led group that includes AMD, IBM, Infineon, Micron Technology, and Motorola
Microprocessors: Extreme Ultraviolet Lithography
By Cade Metz
July 1, 2003
...
Stretching Moore's Law into the next decade.

The future of Moore's Law is all smoke and mirrors. Companies like AMD, IBM, and Intel will continue using silicon to build smaller and faster microprocessors for at least another ten years, but not without the help of extreme ultraviolet (EUV) lithography, a new way of printing circuit patterns onto silicon that eschews lasers and lenses in favor of xenon gas and microscopic reflectors
Tried-and-true optical lithography techniques that print patterns with features as narrow as 65 nanometers will extend Moore's Law into 2007. Only EUV can stretch it into the next decade, shaving feature widths to 32 nanometers.

When Moore made his seminal prediction in 1965, microprocessors were built with essentially the same optical lithography techniques used today, which rely on lasers and lenses to print circuit patterns onto silicon wafers. A laser shines ultraviolet light onto a mask—a tiny cutout of the pattern being printed—and as the light shines through the mask, it conforms to the pattern. Tiny glass lenses then reduce its wavelength.

To build smaller and smaller circuits, manufacturers have improved the precision of the laser and lenses, reducing the wavelength of the light hitting the wafer. Equipment used to build the Intel Pentium 4 and the AMD Athlon produces an ultraviolet light with a wavelength of 248 nm, printing circuit patterns with features around 130 nm wide. Later this year, Intel will move to a 193-nm optical system.

But optical lithography will soon reach its limit. "You run into severe materials problems when you drop below 193-nm wavelengths," says Gregg Gallatin, an IBM researcher. In order to develop a 157-nm optical system, which will debut in 2007, scientists had to construct lenses from entirely new materials. Glass wouldn't work. "When you get down to 157 nm, you have to use a single-crystal material called calcium fluoride," says Gallatin. "And it was a lot harder and took a lot longer to grow calcium fluoride with the required optical quality than people expected." Building lasers and lenses capable of wavelengths below 157 nm proved impossible.

Researchers sought out alternative forms of lithography, eventually settling on EUV. Rather than using a laser as a light source, an EUV system produces ultraviolet light by electrically exciting xenon gas. To hone the light, it uses specialized mirrors instead of lenses. By reflecting the light off these microscopic mirrors, the system narrows wavelengths to about 13 nm.

The EUV LLC Consortium, an Intel-led group that includes AMD, IBM, Infineon, Micron Technology, and Motorola, hopes to debut EUV around 2009, shrinking CPU feature widths to around 32 nm. But the technology needs fine-tuning. "It's still not clear that this will be a cost-effective solution," says Gallatin. "EUV has the technical capability, but it may cost a horrendous amount of money to put into production."

Intel Fellow Peter Silverman is confident that the technology will launch as scheduled. "EUV will be affordable for leading-edge companies," he says. "You don't need a lot of tools for the first generation, and there's time to get the cost down for the second generation." Chances are, Moore's Law will reach its golden anniversary.
http://www.pcmag.com/article2/0,4149,1161078,00.asp

Diese Tools zur Herstellung von CPUs werden nur noch von wenigen Firmen hergestellt, diese sind gleichsam ausgegliederte Firmenteile. Diese Toolhersteller arbeiten extrem eng mit den CPU Herstellern zusammen. Eine der Firmen ist Applied Materials.
http://www.heise.de/newsticker/data/wst-13.08.03-000/,. Bekannte Namen wie Canon und Jenoptik sind ebenso in diesem Bereich tätig.http://www.heise.de/newsticker/data/jk-13.08.03-009/ .

Die andere Ebene sind die Designerprogramme zum Entwerfen und durchtesten der Prozessoren. Offensichtlich befindet sich die Industrie aber derzeit in einer kleinen Kriese. Der lang angekündigte Prozessschritt mit 0,09µm scheint dornenreicher als bislng angenommen.
Sowohl Pat Gelsinger (Intel) als auch Aidan Kelly (IBM) berichten über Schwierigkeiten mit der Automatisierten Synthese von Logikschaltungen (electronic design automation).

Mag man Pat Gelsingers Aussagen "Intel CTO says chip design needs rethinking " noch dem Fehlstart des Prescotts zuschreiben, aber auch der Bericht von Aidan Kelly zeigt die derzeitigen Probleme kontrovers auf Synthesis is 'broken' at 65-nm, says IBM manager .
 
Zuletzt bearbeitet:
DNA-Computer spielt Tic-Tac-Toe

US-Forscher haben einen DNA-Computer gebaut, der Tic-Tac-Toe gegen menschliche Gegner spielt. Das MAYA genannte System beherrscht die einfachen logischen Analysen für das simple Strategiespiel und soll die Entwicklung molekularer logischer Schaltkreise voranbringen, wie seine Entwickler im Fachjournal Nature Biotechnology (DOI: 10.1038/nbt862) berichten.

Bei Tic-Tac-Toe markieren die Gegner -- normalerweise auf Papier -- abwechselnd je eines von drei mal drei Feldern mit einem Kreuz oder einem Kreis. Wer zuerst eine horizontale, vertikale oder diagonale Reihe markiert hat, gewinnt. MAYA besteht aus drei mal drei Kammern mit verschiedenen Kombinationen von Enzymen, die Erbgut zerlegen können. Das System zeigt einen Zug durch Fluoreszieren in der entsprechenden Kammer an. Der menschliche Gegner zieht, indem er MAYA je nach gewählter Kammer einen speziellen kurzen Erbgut-Strang zufügt. Mit Hilfe logischer Gatter berechnet MAYA den besten Gegenzug und bringt die resultierende Kammer zum Leuchten...
http://www.heise.de/newsticker/data/bo-17.08.03-001/
Is ein völlig anderes Konzept, der DNA- Computer, soll aber auch vollkommen anders programmiert werden, da sind 64Bit Kinderkac*e dagegen.
 
Sehr interessant.
Hab mal ein bisschen im web nach gegoockt und folgendes gefunden:
How DNA Computers Will Work
Am intersantesten fand ich die ausblicke:
  • As long as there are cellular organisms, there will always be a supply of DNA.
  • The large supply of DNA makes it a cheap resource
  • Unlike the toxic materials used to make traditional microprocessors, DNA biochips can be made cleanly.
  • DNA computers are many times smaller than today's computers.
&
DNA's key advantage is that it will make computers smaller than any computer that has come before them, while at the same time holding more data. One pound of DNA has the capacity to store more information than all the electronic computers ever built; and the computing power of a teardrop-sized DNA computer, using the DNA logic gates, will be more powerful than the world's most powerful supercomputer. More than 10 trillion DNA molecules can fit into an area no larger than 1 cubic centimeter (0.06 cubic inches). With this small amount of DNA, a computer would be able to hold 10 terabytes of data, and perform 10 trillion calculations at a time. By adding more DNA, more calculations could be performed.

ps
wer hat das design geändert *chatt*
 
hab jetz den thread nicht ganz durchgelesen ... aber war da nicht mal was mit super silizium ???!? kann sich noch jemand daran erinnern ?

mfg
 
Mit den Gerüchten über den Hammer und dem SOI-Verfahren gab es noch das Gerücht, dass eventuell der Hammer Isotopenreines Si bekommen sollte.

Isotopenrein bedeutet, dass alle Atome im Wafer, im Si-Reinkristall das identische Atomgewicht haben. Vermutlich wäre dies dann Si 28 gewesen.

Nachtrag: Merkwürdigerweise hört man darüber gar nichts mehr ???

MFG Bokill
 
Zuletzt bearbeitet:
Hardware 09.09.2003, 09:57

IBM: Neue Transistor-Technologien sollen Chips beschleunigen
Neue Technologien sollen Schaltgeschwindigkeit fast verdoppeln

IBM meldet einmal mehr Fortschritte im Bereich der Transistorforschung, die zu leistungsfähigeren Chips mit geringerem Stromverbrauch führen sollen. IBM verspricht insgesamt Leistungssteigerungen der Transistoren von bis zu 90 Prozent und eine recht einfache Integration in aktuelle Herstellungsprozesse.


So konnten IBM-Forscher erstmals einen Transistor mit einer "Strained Silicon Directly on Insulator" (SSDOI) genannten Technologie entwickeln, die hohe Leistung erlauben und dabei Herstellungsproblem umgehen soll.
Bildchen ssdoi:
http://www.golem.de/0309/27337-ssdoi.jpg
Transistor mit Strained Silizium direkt auf dem Isolator
Strained Silicon soll die Elektronenmobilität erhöhen, indem die obere Silizium-Schicht mit einer darunter liegenden Schicht von Silizium-Germanium (SiGe) gestreckt wird. Damit soll eine Steigerung der Schaltgeschwindigkeit von 20 bis 30 Prozent erreicht werden, so IBM. Allerdings führt diese SiGE-Schicht zu Problemen beim Material und der Prozessintegration, die IBM nun mit extrem dünnen SSDOI-Strukturen in den Griff bekommen haben will.

Zudem will IBM die Leistung der Chips durch die Erhöhung der Mobilität positiver Ladungen steigern. Man sei in der Lage, diese um den Faktor 2,5 zu steigern, was zu einer Leistungssteigerung von 40 bis 65 Prozent führen soll.

Laut AMD sollen die beiden Techniken recht einfach in aktuelle Standard-Wafer-Prozesse zu integrieren sein; konkrete Termine, wann die neuen Technologien in der Serienfertigung eingesetzt werden können, nannte IBM aber nicht
http://www.golem.de/0309/27337.html
Da kann man gespannt sein ob und wann AMD diese Fertigungstechnologie ebenso hinbekommt, bzw. von IBM Hammer damit Gebacken bekommt.
 
Die frickeln ja das klassische Si- basierte Fertigungswissen so um, dass sogar die Nanotubes damit wirklich nett erscheinen.
Meldung vom 20.09.2003 12:56

Stabile Nano-Transistoren bei NEC

NECs Nano-Forschung macht Fortschritte: Die Japaner vermeldeten auf der in Tokio abgehaltenen "International Conference on Solid State Devices and Materials", einen stabilen Prozess zur Herstellung von integrierten Nanoröhrchen-Transistoren gefunden zu haben. NECs CNT-Transistoren (CNT = Carbon Nano Tube) sollen durch verringerte parasitäre Innenwiderstände eine zwanzigmal größere Verstärkung und eine deutlich höhere Elektronenbeweglichkeit als herkömmliche Silizium-MOS-Feldeffekttransistoren aufweisen. Die Fertigung beruht auf der selektiven Züchtung von Nanoröhrchen auf mit Katalysatormaterial beschichteten Silizium-Substraten: Die in einem Verdampfungsprozess wachsenden Röhrchen entstehen nur dort, wo der Katalysator aufgebracht wurde. Das soll erstmals die Herstellung hochintegrierter, ultraschneller Nano-Schaltkeise ermöglichen – ein Ziel, das bis 2010 erreicht sein soll. (cm/c't)
http://www.heise.de/newsticker/data/cm-20.09.03-001/
Da kommt man in den Atommaßstab, das kommt schon einem riesiegen Schritt gleich!
 
Reizt AMD (und auch andere) das herkömmliche voll aus.
jedenfalls setzt AMD voll auf das Nickelslizid, ob dabei jedoch die Struktur gestreckt wird wage ich zu bezeifeln, da AMD dies in einem weiteren Verfahren ebenso einbinden will, da wird wohl der Metallcharakter des Ni-Si positive Eigenschaften haben.
Ein weiteres Zauberwort scheint Fully Depleted zu sein.
AMD zeigt Triple Gate-Transistoren aus Silizium auf einem Isolator

Der Chiphersteller AMD hat Triple Gate-Transistoren unter der Verwendung von Silizium auf einem Isolator (SOI) entwickelt. Das Unternehmen stellte die Technologie gestern auf der Fachkonferenz "Solid State Devices and Materials" in Tokio vor. Mit der neuen Architektur soll sich die Performance einer CPU nach Unternehmensangaben um bis zu 50 Prozent gegenüber bisher vorgestellten Multi-Gate-Designs steigern lassen.

Die Massenproduktion entsprechender Prozessoren kann laut AMD wahrscheinlich bereits 2007 beginnen. Damit konnten die Anforderungen der International Technology Roadmap for Semiconductors (ITRS), einer auf dem Moorschen Gesetz basierende Planung für die herstellerübergreifende Chip-Entwicklung, übertroffen werden. Diese stellte für die Umsetzung der Technologie einen Zeitrahmen bis 2009. Konkurrent Intel hatte kürzlich eine vergleichbare Technologie vorgestellt.

Bei den neuen Transistoren ist ein in " " Silicon-on-Insulator-Technologie (FDSOI) realisierter elektrischer Pfad an drei Seiten von Metall-Gates aus Nickel-Silicide umgeben. Diese Kombination sorgt für eine Streckung des Siliziumgitters innerhalb des elektrischen Pfades und verbessert so den Fluss der Elektronen.

Darüber hinaus erhöht die Multi-Gate-/FDSOI-Struktur die effektive Breite des elektrischen Pfads im Transistor und ermöglicht zugleich eine verbesserte Steuerung des Stromflusses. Aufgrund dieser Faktoren lassen sich höhere Durchlassströme, niedrigere Sperrströme und kürzere Schaltvorgänge erzielen und die Gesamtleistung eines Transistors steigern. (ck)

[ Donnerstag, 18.09.2003, 17:10 ]
http://de.internet.com/index.html?id=2023642

Mein Tip. Der K9 wird mit diesen Technologien gewürtzt werden, bisher hatte AMD mit grossen Fertigungs- Prozesssprüngen immer auch eine neue CPU- Architektur aus dem Hut gezaubert.
 
Eine der grossen Vorteile der Si- Basierten Technologie ist, dass es vielfache Methoden des Tunings gibt. Si ist gleichsam das Mehl der IT- Industrie, die Basis wie das Mehl zum Brotbacken. Folgende Meldung auf Heise zeigt dies nur überdeutlich. Ich verweise gerne auf den Thread K9 Windhund... dort werden ebenfalls Methoden aufgezeigt, die besonders nett im Technologie Review und Spektrum der Wissenschften gezeigt werden. (Stichwort EUV- Lithografie).
"Defect Engineering" optimiert Leistungshalbleiter
Meldung vom 30.09.2003 12:57
Durch Beschuss mit Helium-Ionen lassen sich die Eigenschaften von Silizium-Wafern für Leistungshalbleiter verbessern. Das Spin-Off nanoparc des Forschungszentrums Rossendorf (bei Dresden) kooperiert mit der deutschen IXYS-Tochter IXYS Semiconductor, um dieses Verfahren kommerziell zu verwerten.

Dazu bauen die Partner am 3-Megavolt-Tandetron-Beschleuniger des FZ Rossendorf einen automatischen Wafer-Handler auf, der mehrere tausend Wafer pro Monat verarbeiten soll. Die auf diesen Siliziumscheiben hergestellten Leistungsbauteile -- etwa Dioden für Netzteile und Steuerschaltungen -- sollen höhere Grenzfrequenzen erreichen und mit geringeren Verlusten arbeiten. (ciw/c't)
Eigentlich kalter Kaffe

Eine Variante davon kann auf kleine Fehler im Chipdesign ausmerzen, so können neue Revisionen ausprobiert werden, auch wenn die Maske nicht ganz perfekt ist, man kann gleichsam "Stand By" Fehler ausmerzen und Ausprobieren. Wenn dann alles OK ist, dann kann die verbesserte Maskenversion gebacken werden. (Risikominimierung!)
 
Da tauchen unvermutet noch andere Perspektiven auf, die Arbeittechniken für Si- Technologie sind so ausgefuchst, dass andere Konzepte derzeit nicht so variabel sind.

Wenn das wahr ist, dass rekonfigurierbare CPU möglich sind, und dann noch mit entsprechenden Speicherzellen...
Unglaublich!
Weswegen ich so staune, ganz einfach, viel Strom wird auch gebraucht ständig die Speicherzellen aufzufrischen, auch brachliegende Funktionseinheiten könnten bei bedarf "Ummodeliert" werden.
Techniken wie Codemorphing und das zusammenpacken von Daten (Ultralange Datenwörter)zu grösseren Datenpacketen sind in Kombination damit wirklich reizvoll. Da hat Transmeta ja eindrucksvoll "Technodemos" geliefert.
Meldung vom 08.10.2003 14:53

Mit MRAM-Zellen zum Chamäleon-Prozessor

Der Magnetische Random Access Memory (MRAM) gilt als ein heißer Kandidat im Rennen um die Ablösung des DRAM durch einen nichtflüchtigen Speicherbaustein im PC-Arbeitsspeicher. Ankündigungen von Motorola sowie einer Allianz von IBM und Infineon zufolge ist die Serienfertigung der ersten MRAM-Chips im Jahr 2005 zu erwarten. Jetzt hat ein Team von Festkörperphysikern am Berliner Paul-Drude-Institut (PDI) gezeigt, dass man mit den MRAM-Zellen auch rechnen kann: Dasselbe Funktionselement, das im MRAM als Bitspeicher dient, lässt sich auf einfache Weise zum AND-, NAND-, OR- und NOR-Gatter programmieren und als Grundbaustein von Prozessoren und Mikrocontrollern verwenden.

Wie die vier Wissenschaftler Klaus Ploog, Carsten Pampuch, Reinhold Koch und Andreas Ney in der jüngsten Ausgabe von Nature berichten (Nature Vol 425, Iss. 6956, p. 485), sind dazu lediglich zusätzliche Metallisierungslagen für zwei weitere Input-Leitungen erforderlich, mit denen sich die Orientierung der beiden Magnetschichten in der MRAM-Zelle unabhängig ansteuern lässt. Den vier möglichen Magnetisierungszuständen der Zelle (zwei parallel, zwei antiparallel) entspricht dabei genau eine der logischen Funktionen AND, NAND, OR und NOR.

Jeder Zyklus beginnt zunächst mit einem Setzschritt, der die logische Funktion festlegt. Der nachfolgende Rechenschritt besteht darin, dass je nachdem, welche Bitzustände die beiden Ströme auf zwei Input-Leitungen darstellen, ihr resultierendes Magnetfeld die Ausrichtung der einen Magnetschicht entweder umklappen kann oder nicht. Die Änderung der Magnetisierungsrichtung hat eine Änderung des Zellenwiderstands zur Folge, so dass im dritten Schritt das Ergebnis nicht-destruktiv über eine Widerstandsmessung ausgelesen werden kann.

Da sich die Schaltfrequenz der Magnetschichten in Bereichen bis zu einigen Gigahertz bewegt, ist nicht nur das Rechnen, sondern auch die Umprogrammierung der Logik innerhalb von Nanosekunden möglich. Damit bietet sich die MRAM-Technologie als Plattform für das rekonfigurierbare Computing an, bei dem die Gatter nicht mehr fest in der Hardware verdrahtet sind, sondern sich anwendungsspezifisch zur Laufzeit "soft" konfigurieren lassen - "und das", wie Carsten Pampuch gegenüber heise online erklärt, "mit Prozessorgeschwindigkeit". (Richard Sietmann) / (wst/c't)
http://www.heise.de/newsticker/data/wst-08.10.03-004/
 
mit Si natürlich, allerdings wird das Gewürz Ge (Germanium) genommen, der schwere Bruder von Si.
Dennoch wird weiterhin auf die Karte Si gesetzt.
Die nette Meldung von Heise zeigt dies, allerdings wird auch klar ersichtlich, dass man sich Spinnefeind im Markt sein kann, um dennoch in der FOrschung für die Grundlagen zusammenzuarbeiten.
EUV ist dazu ja ein weiteres Stichwort zur Zusammenarbeit.
Diesesmal Hocken aber Infineon, Intel , Philips, Samsung Electronics und STMicroelectronics zusammen in einem Boot.
Der Industriepartner ist Interuniversity Micro-Electronics Center (IMEC)
Meldung vom 15.10.2003 16:48

Gemeinsam forschen, getrennt produzieren


Fünf der weltweit größten Halbleiterhersteller -- Infineon, Intel , Philips, Samsung Electronics und STMicroelectronics -- kooperieren jetzt bei der Entwicklung von Prozesstechnologien für mikroelektronische Schaltkreise und Systeme mit charakteristischen Strukturbreiten von unter 45 Nanometern mit Europas führendem Institut für Mikro- und Nanoelektronik, dem Interuniversity Micro-Electronics Center (IMEC) in Belgien.

Das in Löwen ansässige IMEC hat in enger Zusammenarbeit mit IC-Herstellern und Equipment-Anbietern eine zentrale Forschungsplattform entwickelt, auf der Unternehmen in der Forschungsphase Projekte gemeinsam angehen können, um so die Risiken und Kosten zu reduzieren. Die Nutzung einer Prozesslinie nach dem neuesten Stand der Technik am IMEC ermöglicht es ihnen, die erzielten Ergebnisse schneller als bisher in die Entwicklung eigener Produkte zu überführen.

Das gemeinschaftliche Forschungsprogramm zielt auf die Problembereiche bei der Realisierung von Technologien, die gegenüber den heute produzierten Chips um zwei bis drei Strukturgenerationen voraus sind. Dazu gehören unter anderem die Weiterentwicklung der Lithografieverfahren und der Reinigungs- und Kontaminationskontrolle, die Verbesserung des Gate Stack mit so genannten High-k-Dielektrika sowie die Fertigung von Multi-Gate-Feldeffekttransistoren und Germanium-basierten CMOS-Bausteinen. Am IMEC werden dazu vom kommenden Frühjahr an die Bearbeitungswerkzeuge stufenweise von 200-Millimeter- auf 300mm-Wafergröße umgerüstet.

Die Zusammenarbeit der fünf Industriepartner unterstreicht ...klar die Notwendigkeit zu gemeinsamen Forschungsanstrengungen, um ...(Richard Sietmann) / (wst/c't)
http://www.heise.de/newsticker/data/wst-15.10.03-001/

Elemte zur angehenden Krise sind ja im Posting Das Ende ist nah?! Statt eines Schlusswortes des Opteronthreads enthalten, darin kommt auch Gordon Moore (Intelmitgründer) sehr deutlich zu Wort.
 
HAL wie geht es dir...

Könnte man sagen wenn diese Meldung wahr sein sollte, jedenfalls kommt dies den Ideen vom Film 2001 von Stanly Kubrick doch sehr nahe!
Optical CPU to fly at 8 trillion ops, firm claims
DSP promises mega processing speeds


By INQUIRER staff: Mittwoch 29 Oktober 2003, 11:53

A REPORT SAID that an Israeli startup – Lenslet – has developed an optical DSP that can perform eight trillion operations per second.
And, according to a Reuters report, when Lenslet releases its Enlight processor in a matter of weeks, a unit using the technology will be 1.7 centimetres high and measure 15 by 15 centimetres.

The report adds that Lenslet has already negotiating deals with the Israeli, US and Japanese governments for specific applications.

But it might take five years to shrink everything onto one die.

The Enlight will be the first commercially available optical DSP, the firm reckons

EnLight256-Optical Core
http://www.theinquirer.net/?article=12403

Die Abmessungen könnten glatt "Anleihen" vom Film 2001 bekommen haben ;D Aber es scheint wirklich so, dass nicht nur die Verbindungstechnik optisch sondern die Schalttechnik intern ebenso optisch ist... erstaunlich!
 
Der Artikel von der EETimes ist so gross, dass ich mich dafür entschuldigen sollte. Allerdings bin ich schon an einigen Stellen auf G. Moore zu sprechen gekommen. Er selbst hatte ja mal in einem "Technologie- Review" Interview gesagt, dass mit geändertem Transistordesign noch gewisse Entwicklungsspielräume drin seien.
Mit dem unten beschriebenen Verfahren ist gar noch mehr Spielraum drin, da auch die Trends des in die "Tiefe Wachsens" bewusst aufgenommen werden.
http://www.eetimes.de/semi/news/OEG20031029S0016
Hybride Tunneldiode könnte Moore's Law austricksen

von R. Colin Johnson

EE Times
October 29, 2003 (3:55 p.m. GMT)

PORTLAND — Halbleiterforscher wissen schon seit den 50er Jahren, dass das so genannte Quantum-Confinement von Tunneldioden elektronische Schaltungen schneller macht und dabei hilft, die Zahl der Bauelemente und den Leistungsverbrauch reduzieren. Die aufwändige Herstellung beschränkte die Produktion von Tunneldioden auf diskrete Versionen und stempelte sie als exotisches Material ab. Jetzt sind Forscher zu dem Schluss gekommen, dass ein neuer CMOS-kompatibler Fertigungsprozess für Tunneldioden die Lebensdauer vorhandener Silizium-Herstellungsanlagen verlängern könnte, und zwar durch ein 'Überspringen' des nächsten Node in der Halbleiterentwicklung gemäß Moore's Law.
Im Silizium integrierbare Tunneldioden könnten zudem eine ausreichende Stromdichte bieten, damit die HF-Komponenten der Telekommunikationsindustrie nicht mehr auf teure GaAs-Chips aufgebaut werden müssten, sondern sich auf Silizium integrieren lassen. Eine komplette Handyschaltung auf einem Chip könnte damit Wirklichkeit werden.

"Lassen sie mich ganz klar feststellen: Es handelt sich hier nicht um den Ersatz der Transistortechnologie," konstatiert Professor Paul R. Berger von der Ohio State University, der sowohl Elektrotechnik als auch Physik lehrt. Es gehe vielmehr um eine "Erweiterung der Transistortechnologie. Es könnte die Heirat der Tunneldioden mit dem Siliziumtransistor sein."

Berger versichert, dass sämtliche bekannten arithmetischen und logischen Funktionen mit einfacheren Schaltungen auf Basis seiner hybriden Tunneldioden realisiert werden können. Diese neuen Schaltungen benötigen aufgrund weniger Schaltelemente eine kleinere Chipfläche. Wenn sie in den normalen CMOS-Fertigungsprozess einbezogen werden, bieten diese Dioden laut Berger einen langfristigen Vorteil, der Moore's Law um eine Generation überspringen würde.

"Hier handelt es sich gewissermaßen um einen Zeitsprung in die Richtung einer vereinfachten Schaltungstopologie. Sie können ruhig davon ausgehen, dass man eine Generation in der Chipherstellung überspringt," kommentiert Berger.

"Eine Chipfab kostet etwa eine bis zwei Milliarden US-Dollar. Und wenn man sich vom 130-nm-Node zum 90-nm-Node bewegt, müssen die Betreiber die 130er Fabrik abreißen und von vorne anfangen. Was würden sie sagen, wenn sie stattdessen am Ende ihrer CMOS-Fertigungslinie noch diese Tunneldiode einfügen - ein Fertigungsschritt mit niedriger Temperatur, der sich mit Transistoren integrieren lässt?"

Dieser Prozess "wäre eine einmalige Ergänzung in der Entwicklung der Siliziumtechnologie, ähnlich wie bei der Einführung der Kupfertechnologie als Ersatz von Aluminium. Man erzielt einen einmaligen Vorteil und entwickelt sich von dort aus weiter," erläutert Berger.

Professor Berger führte die Entwicklung zusammen mit Phil Thompson durch, Chef der Molecular-Beam Epitaxial Growth and Characterization Research Group des Naval Research Laboratory, sowie mit Roger Lake, Professor der University of California in Riverside, und einigen Studenten.

Zum gegenwärtigen Zeitpunkt demonstriert Bergers Gruppe eine hybride Tunneldiode, deren Spitzenstromdichte ums Dreifache höher ist als normalerweise mit Silizium erzielbar. Das bedeutet ein bemerkenswertes Spitzenstrom-Talstromverhältnis - größer als 2 - und einen hohen Geschwindigkeitsindex (34 mV/ps).

"Unser gegenwärtiges Element eignet sich für Applikationen mit hoher Stromdichte. Die Dieode empfiehlt sich vor allem für Anwendungen im Bereich drahtloser Mixed-Signal-Schaltungen, wo man zum Beispiel Mikrowellenenergie in Geräten wie Pagern oder Mobiltelefonen erzeugen möchte. Es wäre besonders vorteilhaft, diese Energie mit Silizium zu erzeugen, anstatt die Digitalschaltungen des Handys in Silizium und die HF-Komponenten in GaAs zu fertigen," kommentiert Berger die Situation.

Historie eines Konzepts
Tunneldioden wurden als diskrete Bauelemente zum ersten Mal in den 50er und 60er Jahren untersucht. Die Dioden zeigen einen negativen differenziellen Widerstand aufgrund des Quantum-Confinements. Dadurch ist es Elektronen möglich, Quanteneigenschaften anzunehmen und von der einen Seite einer dünnen Sperrschicht zu verschwinden und gleichzeitig auf der anderen Seite wieder zu erscheinen - oder zu "tunneln".

Derzeitige Tunneldioden beschränken die Elektronen auf einen bestimmten Energiepegel, genannt Intraband, innerhalb der kristallinen Grenzschicht zweier exotischer Materialien. Bereits in den 60er Jahren demonstrierte jedoch der Wissenschaftler Leo Esaki ein Verfahren, mit dem Elektronen zwischen unterschiedlichen Energiebändern hin und her wandern können. Derartige "Interband"-Dioden nennt man heute Esaki-Dioden.

Als Esaki in den 70er Jahren mit einer Forschergruppe bei IBM die erste Resonanz-Tunneldiode entwickelte, verwendete er einen epitaxialen Ablagerungsprozess, um Heteroübergänge herzustellen. Für seine Forschungsarbeiten erhielt Esaki 1973 den Nobelpreis.

Trotzdem bestehen die meisten Tunneldioden bis zum heutigen Tag aus besonderen Materialien, wie GaAs/AlGaAs und dem Intraband-Tunneleffekt, weil die Esaki-Elemente in ihrer Fähigkeit beschränkt sind, Regionen ausreichend zu dotieren. Damit verbleiben die Tunneldioden im Intraband; sie sind immer noch diskrete Bauelemente aus exotischen Materialien. Bis zum Interband, zur Integration und Einbindung in ein normales Siliziumfertigungsverfahren hat es noch nicht gereicht.

Um ihre eigene hybride Tunneldiode zu fertigen, studierten Berger und sein Team Esakis Originalarbeiten über Interband-Tunneldioden. Laut Berger ist ein nachhaltiges Dotieren mit Bor und Phosphor notwendig, um in den Bandabstandseigenschaften der zwei sehr unterschiedlichen Materialien, die die Heteroübergänge (hier, Si/SiGe) bilden, eine ausreichende Differenz zu erzeugen. Sobald das Dotieren ausreichend und der Übergang dünn genug ist (etwa 1 bis 10 nm), erhält man innerhalb des Heteroüberganges der Tunneldiode ein Quantum-Confinement.

Aber sobald die Confinement-Schicht auf wenige Nanometer verdünnt wird, zeigen die unterschiedlich dotierten Schichten Wechselwirkungen und beeinträchtigen damit die Leistung der Tunneldiode. Um das Dotierungsproblem zu lösen, entwickelte Berger 1998 eine hybride Tunneldiode, imdem er die Eigenschaften der Esaki- und Resonanz-Tunneldioden kombinierte. Hinzu kam ein Fertigungsverfahren mit Silizium- und SiGe-Fertigungsschritten, um das hybride Bauelement zu realisieren.
...
Berger positionierte Silizium und Silizium/Germanium in einer Struktur von nur wenigen Nanometer Dicke. Eine zentrale Zwischenebene hält die entgegengesetzt geladenen Dotierungsschichten aus Bor und Phosphor von Wechselwirkungen ab. Bergers Gruppe geht mit diesem Fertigungsverfahren davon aus, dass nunmehr die Technologie der Hybriddiode für eine Integration in CMOS-Herstellungsverfahren bereit ist. "Tunneldioden bieten Schaltungsverbesserungen, die nunmehr auch in der Silizium-Mikroelektronik wahrgenommen werden können", verspricht Berger.

Herkömmliche Dioden sind Gleichrichter, die einen Stromfluss in einer Richtung zulassen und in umgekehrter Richtung blockieren. Interband-Tunneldioden dagegen nutzen das quantenmechanische Tunneln, um bei niedriger Spannung der normalen Diodencharakteristik einen starken kurzfristigen Stromimpuls zu überlagern.
...
Laut Berger kann seine Tunneldiode nahezu jeder Applikation angepasst werden, die derzeit auf Silizium und Galliumarsenid beruht. Dafür muss man lediglich die Dicke des Quantum-Confinements-Layers so anpassen, dass die Stromdichte den Anforderungen der jeweiligen Applikation entspricht.

Im Jahr 1999 hat Berger einen SRAM-Schaltkreis mit Tunneldioden entwickelt, der wegen seiner geringeren Fläche die vierfache Dichte einer herkömmlichen SRAM-Speicherzelle aufweist. ...

"Man kann eine stromhungrige SRAM-Speicherschaltung mit sechs Transistoren durch eine SRAM-Zelle mit Tunneldioden ersetzen, die zwar immer noch Ansteuerungs- und Auslese-Transistoren benötigt, aber wesentlich kompakter ist - gerade mal zwei Tunneldioden und zwei Transistoren. Wir haben nachgewiesen, dass die Tunneldioden vertikal auf den Transistoren aufgebracht werden können," behauptet Berger.
...
Bergers Forschungsarbeit wurde von der National Science Foundation und dem Office of Naval Research finanziert. Er glaubt, dass eine auf seiner Forschung basierende Technologie den Endverbraucher in etwa fünf bis 15 Jahren erreichen wird
http://www.eetimes.de/semi/news/OEG20031029S0016

Schaun wir mal, wie es in wenigen Jahren aussieht, die Firmen sind ja gewissermassen sehr konservativ und wollen die notwendige Technik nur so weit ausbauen, wie es nötig erscheint ("Copy exactly"). Das Umdesignen selbst birgt bestimmt deswegen auch Risiken, denn selbst wenn ein Design 1:1 übernommen werden könnte, so ist noch lange nicht gesagt, dass die gewünschte End- Geschwindigkeit eingehalten wird...ein nicht unwesentlicher Grund.
 
Zuletzt bearbeitet:
Diese Meldung zeigt, wer und vor allem, wie gestrecktes Si gemacht wird. Intel legt vor allem Wert darauf, keine weiteren Prozessschritte einzufügen. Sie modifizieren unter anderem die Nitrierung, um so dann besondere Materialeigenschaften des Si-Si-(Ge) Gitters herauszukitzeln.
Das Enprodukt der Nitrierung ist eine Si-N Verbindung, Siliziumnitrid (Anzahl der jeweiligen Atome ist mir derzeit unbekannt, Summenformel?).
Wichtig ist ja, lokal das Kristallgitter aufzuweiten, die Bindungen der Si-Si Atome werden gleichsam in die Länge gezogen.
IBM,AMD TSMC setzten hingegen Ge etwas anders als Raumstrecker ein. Jedenfalls ist das Auftragen der Ge- Schicht deutlich anders.
Ti (Texas Instruments)ist übrigens auch ganz oben, was die Forschung dazu angeht, auch Ti hat einen ähnlichen (kostengünstigen) Ansatz wie Intel gewählt.
Intel hat 'strained' Silizium produktionsreif

von David Lammers, Christoph Hammerschmidt

EETimes.de
October 29, 2003 (5:07 p.m. GMT)

AUSTIN / MÜNCHEN — Intel hat seine Technik zum "Strainen" von Silizium vorgestellt. Auch Texas Instruments hat in diesem Bereich offenbar große Fortschritte erzielt. Mit "gestrecktem" Silizium wollen die Hersteller in ihrer nächsten Halbleitergeneration wesentliche Performancegewinne erzielen.
Intel hat bereits vor einem Jahr den Einsatz von "strained" oder "gestrecktem" Silizium angekündigt. Jetzt hat das Unternehmen Details zur Prozesstechnik und Pläne zur Produkteinführung offen gelegt.

Intel-Manager Mark Bohr ist bei dem Halbleiterhersteller für die Prozessentwicklung zuständig. Der Fachmann, der den seltenen Titel "Intel Fellow" trägt, erklärte gestern in einer Telefonkonferenz, wie sein Unternehmen den Strain-Effekt erzeugt. Um das Silizium-Kristallgitter um etwa 1 Prozent zu strecken, wendet Intel bei PMOS- und NMOS-Transistoren unterschiedliche Methoden an.[/b]

Um "gestreckte" PMOS-Transistoren zu erzeugen, ätzt Intel zunächst das Silizium dort weg, wo später die Source- und Drain-Elektroden entstehen sollen. Dann wird dort in einem epitaktischen Prozess eine SiGe-Schicht aufgebracht. Durch das Aufbringen dieses Materials wird in dem darunter liegenden Silizium der Strain-Effekt erzeugt. Laut Bohr läßt sich damit gegenüber gewöhnlichem Silizium eine um 25 Prozent höhere Stromdichte erzielen.

Bei NMOS-Transistoren wird über der Gate-Struktur eine relativ dicke "Kappe" aus Slizium-Nitrid aufgebracht. Normalerweise wird eine solche Schicht ohenhin aufgetragen, um die Kontakte von Source und Drain vor weiteren Ätzvorgängen zu schützen. Zum Erzeugen von strained Silizium allerdings ist es erforderlich, die Silizium-Nitrid Schicht wesentlich dicker auszuführen; Bohr spricht von der doppelten Dicke. Auch hier tritt der Effekt ein, dass die Gitterstruktur des darunter liegenden Silizums gestreckt wird. Allerdings lässt sich bei NMOS nicht so ein hoher Gewinn erzielen wie bei PMOS: Die Stromdichte nimmt nur um etwa 10 Prozent zu. Dennoch sieht Bohr darin einen wesentlichen Forschritt: Bei NMOS dienen nicht Elektronen, sondern Löcher als Ladungsträger, und deren Beweglichkeit ist deutlich niedriger als die der Elektronen, die bei PMOS verwendet werden. Daher ist es schwieriger, in NMOS-Strukturen höhere Stromdichten zustande zu bringen.

Die durch den zusätzlichen prozesstechnischen Aufwand entstandenen Kosten beziffert Bohr auf insgesamt etwa 2 Prozent. "Für NMOS ist das Verfahren relativ einfach -- wir tragen einfach eine dickere Schicht auf. Bei PMOS bedeutet unser Verfahren eine wesentliche Innovation", erklärte Bohr. Das Intel-Verfahren sein billiger zu realisieren als planare SiGe-Verfahren. Es erfordere eine zusätzliche Maskenbene und eine "extra dünne" Filmablagerung.

Auch Texas Instruments bediene sich einer dicken Silizium-Nitrid-Schicht, um den Strain-Effekt zu erzielen, erklärte TI-Vice-President Dennis Buss. Details gibt das Unternehmen nicht bekannt. Buss sagte allerdings, im Gegensatz zu Intel benötige TI keine zusätzliche Maskenebene und die TI-Technologie erzeuge auch keine höheren Kosten. Laut Buss erzielt Texas Instruments durch das Strecken des Siliziums bei NMOS wie bei PMOS einen um 15 bis 20 Prozent höheren Strom. "Die Herausforderung liegt darin, die Spannungen zu steuern und diejenigen zu verstärken, die einen positiven Effekt erzeugen", sagte Buss.

Beide Unternehmen wollen das strained Silizium in ihre 90-nm-Technologien einbringen. Laut Bohr hat Intel das Produktionsverfahren bereits so weit entwickelt, dass die Fehlerquote auf ein für die Massenfertigung akzeptables Maß gesunken ist. "Es ist uns gelungen, die Fehlerquote so schnell zu senken wie noch bei keiner anderen Technologie", sagt Bohr.

Mit den vorgestellten Verfahren weichen Intel und auch TI von den ursprünglich in Industrie und Forschung angewandten Verfahren zur Erzeugung von gestrecktem Silizium ab. Dabei wird der aus Silizium erzeugte Channel über eine dünne SiGe-Schicht gelegt. Die Germanium-Atome, die etwas größer sind als Silizium-Atome, erzeugen damit eine Streckung der Silizium-Abstände im Channel.

Diese Technik hat laut Bohr aber einige Nachteile. Das verwendete SiGe-Material erzeugt so genannte Einfädelversetzungen (threading dislocations), die die Yield-Rate drastisch beeinträchtigen können. Außerdem wird der SiGe-Layer über den gesamten Wafer aufgetragen, was eine separate Optimierung der NMOS- und PMOS-Transistoren erschwert. Last but not least wirkt sich die schlechte Wärmeleitfähigkeit dieser Schicht negativ aus -- der gesamte Chip kann seine Wärme nicht mehr so gut abführen und wird heißer.

Intel wird seine Errungenschaften auf dem International Electron Devices Meeting (IEDM) vorstellen, das vom 8. bis 10. Dezember in der US-Bundeshauptstadt Washington stattfindet. Auch der taiwanesische Halbleiterhersteller TSMC wird dort in einem Vortrag die Verwendung von SiGe in den Source- und Drain-Regionen von Feldeffektransistoren zur Erzeugung von Strain diskutieren. Daneben will IBM auf der Tagung ein Verfahren vorstellen, in dem der Strained-Silicon-Layer zunächst auf einer SiGe-Struktur erzeugt und dann wieder abgetrennt und auf einen SOI-Wafer aufgebracht wird.

http://www.eetimes.de/semi/news/OEG20031029S0006

Ob aber mobilere Elektronen und Elektronenlöcher den Leckströmen entgegewirkt wage ich zu bezweifeln. Gegen diese Quanteneffekte ist gestecktes Si nicht gewachsen, es wird ja nicht verhindert, dass Elektronen sich ihren eigenen Weg suchen und so durch ihre Hindernisse "durchtunneln".
Eher im Gegenteil, so sind noch mehr angeregte und mobile Elektronen unterwegs.
Allerdings kann so die Spannung deutlich reduziert werden, was den Tunneleffekt dann wieder bremst, damit wird aber auch der Übertaktungsgewinn wieder reduziert.
 
Zuletzt bearbeitet:
Nur eine kleine Randnotiz, aber das Shrinking- Spiel geht weiter...
TSMC to Ramp Up 0.11 Micron Production in Q2 2004
Will ATI R450 be at 0.11 Micron?


by Anton Shilov
11/01/2003 | 04:22 AM

According to a report from Pacific Crest Securities, the world’s number one contract semiconductor manufacturer will begin shipping its first chips made using 0.11 micron process in the first quarter next year, while the volume ramp is expected to begin in the second quarter of 2003.

“TSMC will begin shipping 0.11 micron wafers in Q1 (of 2004), with volume ramps beginning in Q2,” said Michael McConnell, an analyst with Pacific Crest Securities in the report released Wednesday, 29th of October, quoted by EE Times. “The company will beat its competitors to the market and will benefit from higher ASPs. 90nm production will begin in the second half of 2004.”

In mid-2002 leading contract semiconductor makers promised to roll-out their 90nm fabrication process by the end of that year, but failed. In March TSMC announced the further push of its risk production using 90nm technology into the late second or early third quarter 2003, while the mass-production of 90nm circuits was slated to begin in the first half of 2004.

In June 2003 TSMC released its Reference Flow 4.0 – industry’s first complete design flow responding specifically to 130 and 90nm design challenges and featuring dual physical implementation tracks built around commercial EDA tools primarily from Synopsys and Cadence Design Systems. Reference Flow 4.0 provides IC design teams with the flexibility to tap into TSMC’s recommended design methodologies independent of tool preferences, while directly addressing technical challenges related to designing at 0.13 micron and 90nm.

0.11 micron technology has never been announced by TSMC officially and at this point there is absolutely no information about the fabrication process. Though, we do know that TSMC’s 0.13 micron and 90nm processes called Nexsys do not have a lot of similarities. As a result, we cannot make any conclusions about the state of 0.11 process – whether it is a more advanced 0.13 micron technology, or a bit simplified 90nm process.

On the other hand, there were indications about a 0.11 micron technology to be used by Markham, Ontario-based ATI Technologies.

“We do not have any problems with 0.13 margins. Actually, it is the opposite. We want to go into 0.13 and 0.11 very aggressively. If it was creating pressure, I do not think we would be banging our heads against the wall,” KY Ho – the CEO of ATI –told Reuters in an interview during Computex Taipei 2003 trade-show.

We may suggest that TSMC’s 0.11 micron process will be intended for developers of complex chips, such as graphics processors, designed by large firms, like ATI or NVIDIA. Furthermore, in case the CEO of the ATI speaks about a rapid transition to the 0.11 micron technology, this may mean there are no issues with tangible design changes compared to 0.13 micron chips.

We may expect ATI to start making some chips using 0.11 micron starting from late Q1 or early Q2 provided that the company experiences no issues with process itself...

...One of the first ATI’s chips made using 0.11 micron technology may be R450, probably Fall 2004 refresh for R420. There is no information about NVIDIA’s intention to produce chips using 0.11 micron process...

The details of future graphics processors from ATI Technologies mentioned herein were not confirmed or denied by officials from ATI Technologies.
http://www.xbitlabs.com/news/other/display/20031101041756.html
 
liegen in diesem Thread nahe beisammen. ;) stav

Wer über die nächsten CPU- Generationen schwadronieren will, oder gar kokret sich etwas zusammnespinnen will, der sollte sich meiner Ansicht nach auch mit solchen Sachen beschäftigen.

Ein anderer Fieberwahn ist der Thread, Windhund, K9, Was sagt der Teesatz? Wer petzt?, aber mann bekommt um`s Verrecken keine konkreten Infos!

Der folgende Newsartikel von Heise bestätigt aber auf schönste, die bisherigen Erkenntnisse aus dem Bereich Fertigungstechnologie. Und so uneigennützig sind solche Meldungen nicht, insbesondere dann nicht, wenn man nicht orientiert ist über die Entwicklungen der anderen.

Es scheint so, dass eigentlich alle aus den Grundzutaten SOI, Low K, Si, Ge, Nickelgates, Cu- Metalllayern ... jeweils ihren speziellen Zaubertrank brauen, um so den User {"Menschheit"} zu beglücken.
Für das Ungeübte Auge kommt so die BOOOAHHH- Reaktion wie "toll" doch die Intel- Fertigungstechnologie sei, das wissen die Intelmannen nur zu gut ;) {Und sie stellen ja auch die derzeitige Spitze , nur auf dem Gipfel drängen sich auch noch andere zum Gipfelphoto ;D }
Meldung vom 05.11.2003 13:49

Intel kündigt neue Siliziumchip-Produktionstechnik an

Ab dem Jahre 2007 will Intel Transistoren mit 45-Nanometer-Strukturen auf gestrecktem Silizium mit metallischem Gate und High-k-Isolator fertigen. Nach eigenen Angaben hat das Unternehmen nach fünfjähriger Forschung das richtige High-k-Dielektrikum gefunden sowie eine optimale Kombination dieses Isolators mit (ungenannten) Metallen für NMOS- und PMOS-Transistoren.

Mit "k" ist die relative Dielektrizitätskonstante gemeint, eine Materialeigenschaft, aus der sich zusammen mit der Dielektrizitätskonstante (meist als Epsilon dargestellt) die Dielektrizitätszahl eines Materials berechnen lässt. Diese wiederum bestimmt entscheidend die elektrische Kapazität eines Kondensators, bei dem das jeweilige Material als Dielektrikum zum Einsatz kommt. Im Zusammenhang mit der Einführung von Kupfer (statt Aluminium) als Leitermaterial in Halbleiterchips war viel von Low-k-Dielektrika die Rede; diese sind nötig, um die störenden parasitären Kapazitäten der Leiterbahnen in den Bauelementen gering zu halten.

Für den Gate-Isolator der CMOS-Transistoren für schnelle logische Schaltkreise wünscht man sich aber ein High-k-Material, weil die Fläche und Dicke dieses Isolators, der bisher meist aus Siliziumdioxid besteht, mit sinkenden Strukturgrößen immer kleiner werden. Das Gate-Oxid aktueller Transistoren auf 130-Nanometer-Chips ist nur noch wenige Atomlagen stark. Das begrenzt die Spannungsfestigkeit und führt zu hohen Leckströmen.

Die Suche nach geeigneten High-k-Materialien ist schwierig, denn diese müssen nicht nur optimale Eigenschaften im fertigen Transistor haben (etwa auch lange sicher funktionieren). Es ist auch unabdingbar, dass sich die Verarbeitung dieser Materialien mit vertretbaren Kosten in den Herstellungsprozess integrieren lässt.

Laut Intel haben die neuen Gate-Isolatoren zwei wesentliche Nachteile: "Threshold Voltage Pinning", verursacht durch Störstellen zwischen Dielektrikum und Gate-Elektrode, führt dazu, dass zum Durchschalten der Transistoren zu hohe Spannungen nötig werden. Und Phononenstreuung {??} bremst die Elektronen, sie bewegen sich langsamer, was den Widerstand steigert. Diese beiden Nachteile lassen sich aber angeblich ausgleichen, wenn statt der bisher verwendeten Gate-Elektroden aus Polysilizium solche aus Metall zum Einsatz kommen. Bei NMOS-Transistoren seien dabei andere Metalle optimal als bei den PMOS-Typen.

Laut Intel ist mit High-k-Dielektrika und Metall-Gates der Fortbestand des Moore'schen Gesetzes zunächst gesichert. Der bereits laufende P1262-Prozess für 90-nm-Strukturen (CPU-Kerne Prescott, Dothan, Nocona) wird demnach 2005 vom P1264 abgelöst {65-nm-Knoten}, dieser wiederum vom P1266 (45 nm, High k, Metal gate). Anschließend soll es mit der EUV-Belichtung von 32-nm-Strukturen {0,032µm} weitergehen, außerdem sind dreidimensionale Transistorstrukturen in der Entwicklung. (ciw/c't)
http://www.heise.de/newsticker/data/ciw-05.11.03-000/

Phononen? = Zwillingselektonenpaar im Kristallgitter? Ein Erklärungsansatz von Supraleitung, da diese Phononen optimal zueinander schwingen und sich deswegen besonders elegant im Kristallgitter ohne irgendwelchen Widerstand bewegen?

Cu hat also nicht nur bedingungslos positive Eigenschaften! Mir war vorher lediglich bekannt, dass Cu die sehr unangenehme Eigenschaft haben soll, besonders leicht durch diverse Substrate zu diffundieren. Cu geht gleichsam gerne auf Wanderschaft, sehr unangenehm für kontrollierte Bedingungen. Dass unangekündigte zusätzliche Kapazitäten erzeugt werden, ist mir neu... Zeigt aber die ungeheure Komplexität solch einer Struktur.

PS. In der Heise Meldung sind auch kleine Bildchen!
 
Zuletzt bearbeitet:
Zurück
Oben Unten