130nm 90nm

Lui-Kim-Su

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Hi Hi,

wenn wir von Strukturgrösse sprechen reden wir immer gerne in nm ode µm aber wass genau bestimmt diese Grösse? die einzelnen Transistoren?
 
schöner Link!

Jedenfalls wird mit der Angabe von den "Zahlen" keineswegs die Wellenlänge der eingetzten Strahlenquelle angegeben sondern pi mal Daumen die durchschnittlich erreichbare Strukturgrösse von Linien etct. auf dem Wafer selber.

Die Angaben welche Funktionseinheiten auf dem Wafer aber die 0,13µm- oder 0,09µm- Grenze erreichen, oder gar unterschreiten schwankt jedesmal, sogar von Hersteller zu Hersteller.
Je mehr Erfahrung vorliegt, mit einem bestimmten Prozess, um so feiner und trickreicher könnte man die Strukturen verkleinern.
Intel sagte mal zum Palomino, dass AMD seine Zukunft frisst {the are eating their future} , da mit dem damaligen Verfahren mit (025µm falsch) 0,18µm deutlich kleinere Strukturen schaffen konnte, als sonst üblich mit (0,25µm falsch) 0,18µm Prozess. So lagen schon teilweise Strukturen vor, die in den Bereich von 0,13µm lagen!

Nun zum Link: Heise
Meldung vom 06.03.2001 13:34

Wettlauf um neue Lithografie-Techniken verschärft sich

Der Wettlauf um die Entwicklung der nächsten Generation von Chip-Lithografie-Systemen geht in eine neue Runde: Auf der in Santa Clara stattfindenden SPIE Microlithography conference buhlten die Verfechter der EUV {extreme-ultraviolet lithography} und der EPL (e-beam projection lithography) um die Gunst des Publikums und berichteten von ersten Produktionserfolgen. Ein von Intel geleitetes Konsortium gab bekannt, in seiner EUV-Testanlage erfolgreich erste Linienstrukturen mit 100 nm Abstand generiert und damit die Tauglichkeit des EUV-Verfahrens für derart feine Strukturen belegt zu haben. Die um IBM/Nikon gescharten Verfechter der EPL-Technik stellten erste Testmuster erst für das 4. Quartal 2001 in Aussicht.

Die neuen Lithografie-Verfahren werden für die Produktion höher integrierter Mikrochips benötigt, deren Strukturdichte inzwischen an die Grenzen des mit fotolithografischen Verfahren Machbaren stößt. Derzeit werden die Strukturen auf Mikrochip-Wafern mit Hilfe von Licht erzeugt, das über Maskensysteme auf die lichtempfindlich beschichten Wafer geleitet wird. Wurden hier anfangs noch bestimmte Emissionslinien von Hochdruck-Quecksilberlampen verwendet, ging man im Zuge der geforderten Verfeinerung der Strukturen auf Kryptonfluorid-Laser über, um Strukturbreiten von 0,25 µ auf den Wafern zu ermöglichen. Mit der Umstellung auf 193-nm-Argonfluorid-Laser wurden schließlich 0,13 µ- und 0,1 µ-Chiptechnologien möglich, die heute teilweise bei hochintegrierten Grafikkarten zum Einsatz kommen.

Die Roadmap der Semiconductor Industries Association (SIA) sieht aber bis zum Jahre 2012 eine nochmalige Halbierung der Strukturgröße auf 0,05 µ, entsprechend 50 nm, vor, die Speicherchips mit einer Kapazität von 64 GBit und Prozessoren mit 3 Giga-Hz ermöglichen sollen. Derart kleine Strukturen sind mit der herkömmlichen fotolithografischen Technik nicht mehr herstellbar, weil bei den hierfür nötigen extrem kurzen Wellenlängen die Belichtungswerkzeuge mit Linsen-Projektionssystemen nicht mehr einsetzbar sind: Die Quarzlinsen absorbieren derart kurzwelliges Licht, anstatt es zu brechen.

Um in den Strukturbereich bis 50 nm vorzudringen, wurde in der Vergangenheit mit verschiedenen Alternativ-Verfahren experimentiert, die auf harten oder weichen Röntgenstrahlen oder auf Teilchenstrahlungen mit Elektronen oder Protonen basieren.

Obwohl die Verfahren mit harter Röntgenstrahlung mit ihrer Wellenlänge um 1 nm für den gewünschten Einsatzzweck faszinierten, ergaben sich in der Praxis erhebliche technische Umsetzungs-Schwierigkeiten: Da keine geeigneten Optiken zur Fokussierung von Röntgenstrahlung existieren, ist man auf hochpräzise Maskensysteme angewiesen, die auf Grund des Beschusses mit Röntgenstrahlen zudem erheblichen thermischen Einflüssen und damit möglichen Verzerrungen ausgesetzt sind, was die notwendige nanometer-genaue Ausrichtung der Masken bisher unmöglich werden ließ.

Ähnliche thermische Probleme bestehen bei den Techniken, die mit Protonen-Beschuss arbeiten. Obwohl diese Technik ebenfalls zu sehr kleinen generierbaren Strukturen führt und sich günstig im Hinblick auf die erzielbare Schärfentiefe zeigt, ist sie bis heute noch nicht über das Laborstadium hinausgekommen.

Die beiden derzeit aussichtsreichsten Verfahren sind die in Santa Clara offen konkurrierenden EUV- und EPL-Verfahren. EUV arbeitet mit so genannter "extremer Ultraviolettstrahlung", die im Bereich weicher Röntgenstrahlung angesiedelt ist. Weiche Röntgenstrahlung lässt sich noch mit hochpräzisen Spiegeloptiken fokussieren, wobei deren Effizienz derzeit noch problematisch ist: heutige Spiegelsysteme der hier benötigten Art erzielen einen Gesamt-Wirkungsgrad von nur 1-2 %, was zu einer extrem schwachen Lichtleistung und damit in der Serie zu langen Belichtungszeiten mit einem entsprechend niedrigen Produktions-Output an Wafern führen würde. Die mit dem EUV-Verfahren auf einmal belichtbare Fläche ist übrigens nicht sonderlich groß: Nach Angaben von Infineon sind zum Belichten der 925 DRAM-Schaltkreise eines 300 mm-Wafers immerhin 105 Einzelbelichtungen nötig.

Das konkurrierende EPL-Verfahren arbeitet mit Elektronenstrahlung, die prinzipbedingt Auflösungen zwischen 0,01 und 0,02 µ erzeugen kann, die auf Grund der beim Eintritt in das Material auftretenden Streuung aber um eine Größenordnung höher liegt. Das Problem der einfachen EPL-Verfahren liegt in ihrer Langsamkeit: Da die Chip-Strukturen gleichsam mit dem Elektronenstrahl "gemalt" werden müssen, ergeben sich Schreibzeiten im Stundenbereich, was für die Massenproduktion natürlich unbrauchbar ist.

Vor diesem Hintergrund entwickelte eine Forschungsgruppe um IBM ein System, das mit multiplen Linsen arbeitet und auf diese Weise eine Vielzahl von Strukturen gleichzeitig schreiben kann. Zudem ist das PREVAIL (Projection Reduction Exposure with Variable Axis Immersion Lenses) genannte Verfahren in der Lage, gewisse Grundmuster mit einem "Schuss" zu belichten, was sich insbesondere bei hochrepetitiven Strukturen (z. B. Speicherstrukturen) anbietet und den Durchsatz erheblich erhöht - ohne allerdings die Geschwindigkeit der lithografischen Verfahren annähernd zu erreichen.

Dies könnte schon eher bei dem von den Bell Labs der Firma Lucent entwickelten Elektronen-"Skalpell" der Fall sein: Das SCALPEL-Verfahren {Scattering with Angular Limitation in Projection Electron Beam Lithography} arbeitet mit größeren Elektronenstrahl-Durchmessern und beherrscht das Problem der Maskenerhitzung durch ein Streuungsverfahren. Die auf die Maske auftreffenden Elektronen werden also nicht nennenswert absorbiert, sondern aus der Bahn gestreut und von einer nachgeschalteten Blende aus dem Strahlengang entfernt. Auf diese Weise bleiben die thermischen Belastungen der Masken tolerabel, während die Erhitzung der Absorptions-Blende unschädlich ist.

Für die Maskenhersteller stellen die EPL-Verfahren allerdings noch Zukunftsmusik dar. Die japanische Toppan Printing Co. etwa, einer der weltweit führenden Maskenhersteller, stellte zwar Anfang dieser Woche einen Prototypen einer 0,05 µ-Maske auf Silikonbasis {gemeint ist bestimmt Siliziumbasis} vor, die sich in der Theorie auch für EPL-Verfahren eigne, es sei aber frühestens 2005 mit der Marktreife zu rechnen. (klp/c't)
http://www.heise.de/newsticker/data/klp-06.03.01-000/

Silikon ist ein wabbeliger Werkstoff aus Silizium, Wasserstoff, Sauerstoff und organischen Restgruppen. Die Hauptkette besteht aus Si-O-Si.Die weiteren 3 Bindungs"Punkte" des Si können mit den verschiedensten Restgruppen verbunden sein. Die
Methylgruppe CH3 ist davon die simpelste Möglichkeit.

Silizium ist ein extrem harter Werkstoff, dieser besteht aus dem Element Si "Silizium", Pressedaus machen gerne aus dem Englischen "Silicon" gerne das Wort Silicon/Silikon meistens falsch...

PS. Aaargh...
Da hat Seemann recht, kam mir auch komisch vor:o ... war schon zu spät!*buck*
Der Palo hatte natürlich schon 0,18m :( ;D 8)
 
Zuletzt bearbeitet:
Original geschrieben von Bokill
Intel sagte mal zum Palomino, dass AMD seine Zukunft frisst, da mit dem damaligen Verfahren mit 025µm deutlich kleinere Strukturen schaffen konnte, als sonst üblich mit 0,25µm Prozess. So lagen schon teilweise Strukturen vor die in den Bereich von 0,13µm lagen!

Wobei die Palominos genauso wie ihre Thunderbird-Vorgänger in 0,18µm gefertigt wurden ;-) IN 0,25µm wurde der erste K7-Slot-Athlon gefertigt... So genug klug geschissen... Aber vom Prinzip her hat Bokill ja Recht!
 
also meint er dass sich die Strukturgröße trotzdem bei gleichem prozess verkleinert da die Hersteller mehr erfahrung haben ? (sorry, aber ich peil des ned so ganz. bin schwabe und tu mich mit dem deutsch noch bisschen schwer ;D )
 
A Schwaabe? Is wull so wat. Ick ken u net verstan...

Naja, das ist halt so: Bei der Einführung eines Fertigungsprozesses kannst du die Transistoren in einer gewissen Größe fertigen. Je mehr Erfahrung du mit dem Fertigungsprozess hast, desto besser kannst du ihn "tweaken" also tunen, verbessern oder whatever. Mit anderen Worten, die Transistoren können mit zunehmender Erfahrung jetzt etwas kleiner werden (und sich etwas höher takten lassen).
 
Original geschrieben von Hako
Hi Hi,

wenn wir von Strukturgrösse sprechen reden wir immer gerne in nm ode µm aber wass genau bestimmt diese Grösse? die einzelnen Transistoren?

Es gibt die minimale Strukturgroesse durch die Masken an. Wobei mehreres zu beachten ist. Nicht jede Strukturgroesse ist nur durch die Lithographie bestimmt. Gerade im Prozessorbereich ist es ueblich, die Gatelaengen extrem zu verkleinern. Dies erfolgt durch sehr aufwendige und genau zu steuernde Aetzprozesse. Im Speicherbereich ist dies unueblich. Also selbst wenn AMD Gates in angeblich "kleinerer" Technologie baut, so sind die Abstaende und damit die Integrationsdichten immer noch im alten Prozess.

Tschau Soeren
 
thx, nu weiss ich bescheid :)
 
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