AMD vs. Intel - realer FSB Speed?
- Ersteller ThB303
- Erstellt am
Hallo!
mal eine Frage zum Thema FSB Speed
laut Preislisten diverser Shops hat AMD 400mhz FSB und Intel 800mhz FSB!
ich kann mir aber nicht vorstellen das dass der reale Takt ist!
könnte mir bitte jemand sagen wie hoch der reale Takt ist und wie AMD bzw
Intel auf ihre Geschwindigkeitsangabe kommen! Ein Freund meinte der FSB wird
von AMD und Intel unterschiedlich berechnet! Das kann ich mir aber garnicht
vorstellen! Habe nämlich auch bei der Einführung der 800er FSB von Intel in
einer Zeitschrift gelesen das Intel eine Geschwindigkeit dazwischen (also 666)
einfach ausgelassen hat, daher gehe ich davon aus das beiden Geschwindigkeiten
die gleiche Berechnungsformel zugrunde liegt.
thnx & bye
mal eine Frage zum Thema FSB Speed
laut Preislisten diverser Shops hat AMD 400mhz FSB und Intel 800mhz FSB!
ich kann mir aber nicht vorstellen das dass der reale Takt ist!
könnte mir bitte jemand sagen wie hoch der reale Takt ist und wie AMD bzw
Intel auf ihre Geschwindigkeitsangabe kommen! Ein Freund meinte der FSB wird
von AMD und Intel unterschiedlich berechnet! Das kann ich mir aber garnicht
vorstellen! Habe nämlich auch bei der Einführung der 800er FSB von Intel in
einer Zeitschrift gelesen das Intel eine Geschwindigkeit dazwischen (also 666)
einfach ausgelassen hat, daher gehe ich davon aus das beiden Geschwindigkeiten
die gleiche Berechnungsformel zugrunde liegt.
thnx & bye
Hi ThB303
Schau mal in den Artikelbereich, oder in die spezielle Opteronlinksammlung im CPU-Forum oben (Sticky).
Kurzfassung
Der Sockel A (Classic K7) hat einen im eigentlichen Sinne gar keinen FSB mehr.
Allerdings ist die Verbindung zum Chipsatz des K7 im DDR Verfahren.
Der Athlon kennt physikalische Taktfrequenzen von 100MHz bis 200MHz. Da diese die Daten im DDR-Verfahren schicken, sind daher virtuelle 200MHz (100MHzx2) bis 400MHz (200MHzx2) möglich.
Intel schickt die Daten auf den alten herkömlichen Wege, dem FSB in einem QDR-Verfahren (vierfach-Verfahren über die Leitungen), daher sind FSB-Angaben bis 800 möglich, auch wenn bei der Angabe "800" , real lediglich 200MHz physikalische Taktfrequenz anliegen.
Der K8 kennt erst recht keinen FSB, dort wurde der Speichercontroller in die CPU verlegt.
Die Prozessorverbindung zum Chipsatz ist hier mit 800MHz real/physikalisch ausgelegt.
Bei einem DDR-Verfahren sind demnach mindestens 1600MHz virtuell möglich.
Siehe auch im Artikelbereich auch Hypertransportlink, AMD`s Unabhängigkeitserklärung ...
MFG Bokill
Schau mal in den Artikelbereich, oder in die spezielle Opteronlinksammlung im CPU-Forum oben (Sticky).
Kurzfassung
Der Sockel A (Classic K7) hat einen im eigentlichen Sinne gar keinen FSB mehr.
Allerdings ist die Verbindung zum Chipsatz des K7 im DDR Verfahren.
Der Athlon kennt physikalische Taktfrequenzen von 100MHz bis 200MHz. Da diese die Daten im DDR-Verfahren schicken, sind daher virtuelle 200MHz (100MHzx2) bis 400MHz (200MHzx2) möglich.
Intel schickt die Daten auf den alten herkömlichen Wege, dem FSB in einem QDR-Verfahren (vierfach-Verfahren über die Leitungen), daher sind FSB-Angaben bis 800 möglich, auch wenn bei der Angabe "800" , real lediglich 200MHz physikalische Taktfrequenz anliegen.
Der K8 kennt erst recht keinen FSB, dort wurde der Speichercontroller in die CPU verlegt.
Die Prozessorverbindung zum Chipsatz ist hier mit 800MHz real/physikalisch ausgelegt.
Bei einem DDR-Verfahren sind demnach mindestens 1600MHz virtuell möglich.
Siehe auch im Artikelbereich auch Hypertransportlink, AMD`s Unabhängigkeitserklärung ...
MFG Bokill
Zuletzt bearbeitet:
sitecontroler
Commodore Special
amd ist troz weniger FSB schneller
BlackBirdSR
Commodore Special
warum kennt der K7 keinen FSB mehr?
FSB ist die Verbindung von Kern zum Speichercontroller.
Ich gehe sogar soweit zu sagen, dass der K8 einen FSB hat, der allerdings nicht nach aussen geführt ist.
rkinet
Grand Admiral Special
@ThB303
Der FSB (Front Side Bus) ist voll in den Klauen der Marketing-Spezialisten.
Technisch hat Intel beim P4 entweder 100, 133 oder 200 MHz Takt.
Es werden allerdings je kompletten Takt 4 Bit je Leitung übertragen,
also insgesamt 400, 533 o. 800 Werbe-MHz.
Beim P4 (wie auch allen davor) laufen über den FSB alle Speicherzugriffe und auch die I/O-Zugriffe.
Beim So.775 wird (wahrscheinlich) der I/O Zugriff abgetrennt und per 32 Bit PCI-Express zwischen CPU und Northbridge abgewickelt.
Beim A64 / K8 werden 800, bzw. beim So. 939 1000 MHz verwendet.
Im DDR-Verfahren laufen dann 1600 bzw. 2000 MBit/s über die Leitungen.
Zusätzlich gibt es für Lese- und Schreibzugriffe getrennte Leitungen.
Faktisch sind die Werbe-Mhz bei P4 und A64 also 'für den Gulli', man kann mit den Daten nicht vergleichen.
In der Praxis ist der A64 deutlichst überdimensioniert beim FSB, der P4 bei 'FSB800' und 2* PC3200 am Limit, aber auch ok.
Der FSB (Front Side Bus) ist voll in den Klauen der Marketing-Spezialisten.
Technisch hat Intel beim P4 entweder 100, 133 oder 200 MHz Takt.
Es werden allerdings je kompletten Takt 4 Bit je Leitung übertragen,
also insgesamt 400, 533 o. 800 Werbe-MHz.
Beim P4 (wie auch allen davor) laufen über den FSB alle Speicherzugriffe und auch die I/O-Zugriffe.
Beim So.775 wird (wahrscheinlich) der I/O Zugriff abgetrennt und per 32 Bit PCI-Express zwischen CPU und Northbridge abgewickelt.
Beim A64 / K8 werden 800, bzw. beim So. 939 1000 MHz verwendet.
Im DDR-Verfahren laufen dann 1600 bzw. 2000 MBit/s über die Leitungen.
Zusätzlich gibt es für Lese- und Schreibzugriffe getrennte Leitungen.
Faktisch sind die Werbe-Mhz bei P4 und A64 also 'für den Gulli', man kann mit den Daten nicht vergleichen.
In der Praxis ist der A64 deutlichst überdimensioniert beim FSB, der P4 bei 'FSB800' und 2* PC3200 am Limit, aber auch ok.
Nein, FSB steht für Front Side Bus, und den hat heute kein Rechner mehr.
Afaik hat der Sockel5 Schluss mit dem FSB gemacht. Ab da war die CPU direkt an die Northbridge gedrahtet, und damit ist es kein Bus mehr.
Beim 486er dagegen (der hatte noch einen echten FSB) hing alles an einem Strang. Northbridge, Speicher, der Cache Controller und PCI/ISA/EISA Bus (mit Bridge Chip).
Beim 486er hing da auch noch der VL Bus (ohne Bridge - der hing wirklich direkt an der CPU).
Also Bus ist heute nicht mehr. Auch der K8 hat keinen Bus, das sind alles Punkt-zu-Punkt Verbindungen.
Wenn du willst poste ich mal so ein schönen Auszug aus einer 486-Mobo-Anleitung, wo das wunderschön drinnensteht.
EDIT: Naja, war doch in der Anleitung zu einem 486/386 Hybridboard
(macht 0 Unterschied 
)
So hat ein Bus auszusehen, davon sind die heutigen Systeme meilenweit entfernt.
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
naja BUS
der 80386 und 80387 (Co-Prozessor) konnte alternativ installiert werden.
Bliebt der 'Cache-Kontroller' und eine Früh-Northbridge als ISA-Controller.
Aber einen Bus gibts heute nicht mehr.
Das war ISA, ist PCI oder HTr (logisch, nicht elektrisch) oder PCI-Express (dto.)
der 80386 und 80387 (Co-Prozessor) konnte alternativ installiert werden.
Bliebt der 'Cache-Kontroller' und eine Früh-Northbridge als ISA-Controller.
Aber einen Bus gibts heute nicht mehr.
Das war ISA, ist PCI oder HTr (logisch, nicht elektrisch) oder PCI-Express (dto.)
der U.W.E.
Admiral Special
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- 22.07.2003
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gemeint ist hyper tranport, oda?
gerade DER ist doch kein bus
dann hinge der a64 ja doch an einem bus
rkinet
Grand Admiral Special
Original geschrieben von der U.W.E.
gemeint ist hyper tranport, oda?
gerade DER ist doch kein bus
dann hinge der a64 ja doch an einem bus
Elektrisch ist der Hypertransport eine Punkt zu Punkt-Verbindung.
Nur, logisch ein Bus.
In einem Dual-Opteron z.B. hängt eine CPU direkt an der Northbridge und diese wiederum an der Southbridge. Nur, für den Opteron ohne elektische Verbindung zu beiden ist dies egal; über den eletrischen 'Umweg' 2. Opteron geht doch direkt an die beiden I/O Komponeneten ran. Die Ansteuerung erfolgt logisch (aus Sicht der CPUs) dabei wie bei PCI.
Daher ist HTr ein Bus, wenn es auch elektrisch nicht so aussieht.
Auch ein Server mit zwei elektrisch getrennten PCI-Bus Sytemen wäre aus Sicht
der CPU ein einziger Bus.
Oder noch einfacher: PCI & ISA Mischsysteme; elektrisch getrennt, trotzdem im gleichen Adressraum und IRQ-Logik.
Natürlich, sieht man Bus als eine Einheit von mindestens drei darauf zugreifenden Komponenten, wären meine Argumente hinfällig.
Na mal langsam, HTr ist definitiv kein Bus. Logisch gesehen ist nämlich alles ein Bus, selbst 2 Rechner die per Netzwerk verbunden sind.
Schau dir mal ein Board von unten an, da siehst du das wunderbar. Von der NB kommen haufenweise Leitungen, und jede ist mit allen PCI/ISA Slots verbunden.
HTr ist ein Link, weil zur Kommunikation mit weiter entfernten Geräten (die also nicht direkt dranhängen) immer Bridges zum Einsatz kommen. Dass das dann für die CPU alles gleich aussieht ist nur ein schönes Interface - unten drunter läuft es deutlich anders ab, auch logisch (eben mit Bridges).
... du willst mir doch nicht erzählen, dass der Parallelport und der IDE Controller bis zur letzten Ebene an ein und demselben Bus hängen
Schau dir mal ein Board von unten an, da siehst du das wunderbar. Von der NB kommen haufenweise Leitungen, und jede ist mit allen PCI/ISA Slots verbunden.
HTr ist ein Link, weil zur Kommunikation mit weiter entfernten Geräten (die also nicht direkt dranhängen) immer Bridges zum Einsatz kommen. Dass das dann für die CPU alles gleich aussieht ist nur ein schönes Interface - unten drunter läuft es deutlich anders ab, auch logisch (eben mit Bridges).
... du willst mir doch nicht erzählen, dass der Parallelport und der IDE Controller bis zur letzten Ebene an ein und demselben Bus hängen
Meine Auffassung von "Bus" ist vion der c`t.
Dort hat ein Bus konzeptionell grundsätlich mehrere Teilnehmer. Der Datenverkehr ist grundsätlich so organisiert, dass mehrere Teilnehmer an der Leine hängen.
Natürlich ist die Verdrahtung dementsprechend.
Der Hypertransportlink ist da deutlich anders!
Auch der EV-6 von DEC`s Alphas ist kein "Bus" mehr.
Warum?
Nun die CPU 1 sieht nur den unmittelbaren Nachbar.
Beim Athlon der Reihe K7 eben die CPU 1 und der Chipsatz.
Beim Athlon MPX-Chipsatz von AMD konnten beide Prozessoren getrennt voeinander mit dem Chipsatz quatschen.
Ganz früher waren neben den Prozessoren auch noch weitere andere Teilnehmer (dazwischen)
Hypertransport ist da mit dem EV-6 vergleichbar, nur dass der Hypertransport noch konsequenter fortentwickelt wurde. Hier sehen andere weitere Chips jeweils auch nur einzelne Nachbarn.
Ausserdem ist ein Teil der Chipsatzfunktionalität auf die einzelnen Teilnehmer auf die Hypertransportprozessoren gehüpft. Ganz bedeutsam sind solche Hypertransportchips wie der K8 mit mehreren Hypertransportlinks. Der K8 sitzt zentral im Netzwerk der IO-Ströme, allerdings sind dies immer Einzelverbindungen.
Weiteres mit Bildchen ist dem HTr-Artikel zu entnehmen.
Eine Kernaussage zitiere aber dennoch mal, weswegen nun diese Unterscheidung gemacht wird.
MFG Bokill
Dort hat ein Bus konzeptionell grundsätlich mehrere Teilnehmer. Der Datenverkehr ist grundsätlich so organisiert, dass mehrere Teilnehmer an der Leine hängen.
Natürlich ist die Verdrahtung dementsprechend.
Der Hypertransportlink ist da deutlich anders!
Auch der EV-6 von DEC`s Alphas ist kein "Bus" mehr.
Warum?
Nun die CPU 1 sieht nur den unmittelbaren Nachbar.
Beim Athlon der Reihe K7 eben die CPU 1 und der Chipsatz.
Beim Athlon MPX-Chipsatz von AMD konnten beide Prozessoren getrennt voeinander mit dem Chipsatz quatschen.
Code:
EV-6 Link
------------- --------------
CPU Athlon 1----Chipsatz----CPU Athlon 2
------------- --------------
Bus
--------------- ----------
Pentium1 oder ----Pentium1----Chipsatz
auch (Pentium4)
--------------- ----------Hypertransport ist da mit dem EV-6 vergleichbar, nur dass der Hypertransport noch konsequenter fortentwickelt wurde. Hier sehen andere weitere Chips jeweils auch nur einzelne Nachbarn.
Ausserdem ist ein Teil der Chipsatzfunktionalität auf die einzelnen Teilnehmer auf die Hypertransportprozessoren gehüpft. Ganz bedeutsam sind solche Hypertransportchips wie der K8 mit mehreren Hypertransportlinks. Der K8 sitzt zentral im Netzwerk der IO-Ströme, allerdings sind dies immer Einzelverbindungen.
Weiteres mit Bildchen ist dem HTr-Artikel zu entnehmen.
Eine Kernaussage zitiere aber dennoch mal, weswegen nun diese Unterscheidung gemacht wird.
MFG Bokill
