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Erste Bilder der neuen Sockel M2 / F / S1
- Ersteller neax
- Erstellt am
neax
Grand Admiral Special
Hi,
Zur Zeit konzentriert AMD die Produktion auf den Sockel 939 mit Ausnahme Sockel 754 für den mobilen Bereich. In den Startlöchern steht aber bereits die nächste Generation von Sockel für AMD's Athlons mit 64 Bit.
Der Sockel M2 wird Athlon 64 Single- und Dual-Core CPUs Platz bieten. Ausnahme wahrscheinlich die Opteron-100-Serie um im Server-Bereich ins günstigere Mainstream-Segment vorzustoßen.
(BILD) und BILD, rechter Sockel
Der Sockel S1 für den mobilen Bereich vorgesehen. (BILD, der linke Sockel)
Der Sockel F wird den Server-Prozessoren (Opteron) vorbehalten sein.
Einhergehen wird damit die Einführung von DDR2 für den Athlon. Die neue Generation wird für das Jahr 2006 erwartet.
Greetz
neax
Zur Zeit konzentriert AMD die Produktion auf den Sockel 939 mit Ausnahme Sockel 754 für den mobilen Bereich. In den Startlöchern steht aber bereits die nächste Generation von Sockel für AMD's Athlons mit 64 Bit.
Der Sockel M2 wird Athlon 64 Single- und Dual-Core CPUs Platz bieten. Ausnahme wahrscheinlich die Opteron-100-Serie um im Server-Bereich ins günstigere Mainstream-Segment vorzustoßen.
(BILD) und BILD, rechter Sockel
Der Sockel S1 für den mobilen Bereich vorgesehen. (BILD, der linke Sockel)
Der Sockel F wird den Server-Prozessoren (Opteron) vorbehalten sein.
Einhergehen wird damit die Einführung von DDR2 für den Athlon. Die neue Generation wird für das Jahr 2006 erwartet.
Greetz
neax
neax
Grand Admiral Special
Hi,
hier die News-Meldung von plante3dNow dazu:
http://www.planet3dnow.de/vbulletin/showthread.php?p=2211588#post2211588
Greetz
neax
hier die News-Meldung von plante3dNow dazu:
http://www.planet3dnow.de/vbulletin/showthread.php?p=2211588#post2211588
Greetz
neax
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
Tippe mal, daß hier sowohl die Umstellung auf DDR-II, als auch Hypertransport 2.0 ff. und mit einer gewissen Chance auch einen 'gesplittete' Versorgungsspannung kommen wird.
Letzteres dürfte auch IBM beim Cell und dem Tricore der XBox2 verwenden, wodurch sich selektiv weniger genutzte Bereiche im Chip strom- und abwärmesparend auf redutierte Vcc setzen lassen.
Was allerdings unklar bleibt, wie AMD jetzt Mitte 2005 den So.A kippen will, 'temporär' Socket 754/939 dafür einführen will und in einem Jahr wieder alles neu machen will.
Da dürfte es jetzt einigen Marktdruck geben, den Socket A noch länger laufen zu lassen, wobei gerade der T-Bred Sempron neben dem Opteron den weltweiten Marktanteil von AMD hat ansteigen lassen. Fertigungstechnisch natürlich ein absolutes Chaos, denn der (130nm) T-Bred sollte ja ab Juni'05 schon aus den Waferstarts verschwinden.
Wie schon unter http://www.planet3dnow.de/vbulletin/showthread.php?p=2211588#post2211588 geschrieben, hat bei AMD jetzt das absolute Sockel-Chaos Einzug gehalten.
Letzteres dürfte auch IBM beim Cell und dem Tricore der XBox2 verwenden, wodurch sich selektiv weniger genutzte Bereiche im Chip strom- und abwärmesparend auf redutierte Vcc setzen lassen.
Was allerdings unklar bleibt, wie AMD jetzt Mitte 2005 den So.A kippen will, 'temporär' Socket 754/939 dafür einführen will und in einem Jahr wieder alles neu machen will.
Da dürfte es jetzt einigen Marktdruck geben, den Socket A noch länger laufen zu lassen, wobei gerade der T-Bred Sempron neben dem Opteron den weltweiten Marktanteil von AMD hat ansteigen lassen. Fertigungstechnisch natürlich ein absolutes Chaos, denn der (130nm) T-Bred sollte ja ab Juni'05 schon aus den Waferstarts verschwinden.
Wie schon unter http://www.planet3dnow.de/vbulletin/showthread.php?p=2211588#post2211588 geschrieben, hat bei AMD jetzt das absolute Sockel-Chaos Einzug gehalten.
neax
Grand Admiral Special
Hi,
http://www.digitimes.com/mobos/a20050509A6030.html
dort steht etwas über die Roadmap der neuen Sockel. Start 2. Halbjahr 2006.
Greetz
neax
http://www.digitimes.com/mobos/a20050509A6030.html
dort steht etwas über die Roadmap der neuen Sockel. Start 2. Halbjahr 2006.
Greetz
neax
neax
Grand Admiral Special
Hi,
zum Thema Sockel-Chaos habe ich eine differenzierte Meinung.
Drei Sockel für drei Anwendungsbereiche ist doch OK' oder? Plus ein neues Feature DDR2.
Greetz
neax
zum Thema Sockel-Chaos habe ich eine differenzierte Meinung.
Drei Sockel für drei Anwendungsbereiche ist doch OK' oder? Plus ein neues Feature DDR2.
Greetz
neax
Zuletzt bearbeitet:
Seemann
Admiral Special
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Sockel F ist mit neu. Ich glaube es war bei Ace's im Forum wo vermutet wurde es handele sich um einen Übersetzungs- / Interpretationsfehler und eigentlich sei das F-Stepping des K8-Kerns gemeint.
neax
Grand Admiral Special
Hi,
mit dem F-Sockel bin ich mir da auch niocht so sicher....
Greetz
neax
mit dem F-Sockel bin ich mir da auch niocht so sicher....
Greetz
neax
neax
Grand Admiral Special
Hi,
den F-Sockel scheint es wirklich zu geben:
http://www.vnunet.de/testticker/article.asp?ArticleID=20050509013&Ref=pc-pro
http://www.winfuture.de/news,20360.html
http://www.3dcenter.de/
Greetz
neax
den F-Sockel scheint es wirklich zu geben:
http://www.vnunet.de/testticker/article.asp?ArticleID=20050509013&Ref=pc-pro
http://www.winfuture.de/news,20360.html
http://www.3dcenter.de/
Greetz
neax
HenryWince
Vice Admiral Special
Lasst uns doch mal zu den Codenamen spekulieren... Meine Tips:
S1: S=Small Form Factor, 1=für Single Channel
M2: M=Mainstream, 2=Dual Channel (oder DDR2)
F: FB Dimm für Server
S1: S=Small Form Factor, 1=für Single Channel
M2: M=Mainstream, 2=Dual Channel (oder DDR2)
F: FB Dimm für Server
Dresdenboy
Redaktion
☆☆☆☆☆☆
HenryWince schrieb:Lasst uns doch mal zu den Codenamen spekulieren... Meine Tips:
S1: S=Small Form Factor, 1=für Single Channel
M2: M=Mainstream, 2=Dual Channel (oder DDR2)
F: FB Dimm für Server
Vielleicht steht "F" auch für "Full", "Full bandwidth" o.ä. Wie ich auf SI schrieb, entsprechen die 267 Zusatzpins fast genau der Menge (15 weniger), wie man für den Wechsel auf 3 32bit-HT-Links bräuchte.
das es einige semprons für sockel a, 754 und 939 gibt sollte verdeutlichen, das die anzahl der pins nicht soviel ausmachen. zumindest nicht soviel, das man sie wechseln muss wie die unterhosen.
939 würde noch ewig reichen, was amd mit dem geeier bezwecken will, ist mir schleierhaft. wollen sie uns jetzt etwa doch überzeugen intel zu kaufen?
939 würde noch ewig reichen, was amd mit dem geeier bezwecken will, ist mir schleierhaft. wollen sie uns jetzt etwa doch überzeugen intel zu kaufen?
rkinet
Grand Admiral Special
AMD hat beim letzen Analystenmeeting (Nov.'04) von Hypertransport 3.0 geschrieben.Dresdenboy schrieb:Vielleicht steht "F" auch für "Full", "Full bandwidth" o.ä.
Wie ich auf SI schrieb, entsprechen die 267 Zusatzpins fast genau der Menge (15 weniger), wie man für den Wechsel auf 3 32bit-HT-Links bräuchte.
Die reine Verbreiterung erscheint da relativ unlogisch, da dürfte mehr dahinter stecken.
Vielleicht ein FB-DIMM und DDR-II Mischbetrieb ?
Dresdenboy
Redaktion
☆☆☆☆☆☆
Die reine Verbreiterung führt mal eben zu der doppelten Bandbreite. So können die vielen cachekohärenz- und fernspeicherzugriffsbezogenen Pakete schneller weitergereicht. Das hätte sicherlich schon deutliche Auswirkungen ab 4P-Systemen.rkinet schrieb:AMD hat beim letzen Analystenmeeting (Nov.'04) von Hypertransport 3.0 geschrieben.
Die reine Verbreiterung erscheint da relativ unlogisch, da dürfte mehr dahinter stecken.
Vielleicht ein FB-DIMM und DDR-II Mischbetrieb ?
Die Änderungen von Hypertransport 2.0 gegenüber 1.0 liegen in den Bereichen Takt und PCIe. Bei HT 3.0 könnte es wieder eine Takterhöhung sein (obwohl jetzt ja auch noch nicht die max. mögl. 2,8 GT/s genutzt werden). Aber wahrscheinlich ändert sich auch das Protokoll, speziell bei cHT.
HenryWince
Vice Admiral Special
Oder soDresdenboy schrieb:Vielleicht steht "F" auch für "Full", "Full bandwidth"
SI les ich net, aber ich glaube du hast dich verrechnet:Wie ich auf SI schrieb, entsprechen die 267 Zusatzpins fast genau der Menge (15 weniger), wie man für den Wechsel auf 3 32bit-HT-Links bräuchte.
Code:
3 x 32-Bit HT Links = 3 * 197 Pins = 591 Pins
- 3 x 16-Bit HT Links = 3 * 103 Pins = 309 Pins
-------------------------------------------------------------------
= 282 Pins != (267 - 15)
Wenn man mal von Quadcore ausgeht reicht die Membandbreite nicht mehr, d.h. da muss AMD unbedingt nachlegen. Realistisch gesehen ist für die nächste Generation ein 6-8 Channel Interface notwendig. Pro Channel weist FB-Dimm 69 Pins auf, 51 davon sind Signal Pins, der Rest Power. Ich muss mal nachchecken wieviele Pins momentan für das Memory Interface benötigt werden, dann könnte man mal checken was noch an Pins für 32Bit-HT Links "übrig" bleibt.
Reisi
Grand Admiral Special
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Dymas schrieb:das es einige semprons für sockel a, 754 und 939 gibt sollte verdeutlichen, das die anzahl der pins nicht soviel ausmachen. zumindest nicht soviel, das man sie wechseln muss wie die unterhosen.
939 würde noch ewig reichen, was amd mit dem geeier bezwecken will, ist mir schleierhaft. wollen sie uns jetzt etwa doch überzeugen intel zu kaufen?
Erst mal Sempron auf Sockel A und Sempron für Socke 754/939 kann man doch nicht wirklich vergleichen, der eine basiert auf, Athlon XP, der andere ist ein abgespeckter Athlon 64. Ausserdem ist es problemlos möglich einer CPU mehr Pins zu geben, umgekehrt allerdings nicht. Für einen Opteron würden 754 Pins nicht reichen.
Der Sockel 939 würde auf jeden Fall noch länger ausreichen, aber es ist doch ganz klar besser zum Wechsel auf DDR2 einen neuen Sockel einzuführen. Ein zukünftiger Athlon64 mit DDR2 würde in einem aktuellen Board eh nicht laufen und ein "alter" Athlon64 mit DDR1 wird auch in keinen zukünftigen Board mit DDR2 Slots laufen. Also warum soll man da den Sockel beibehalten? Wird sicher für mehr Verwirrung sorgen, als ein (bzw. mehrere) neue Sockel.
Seemann
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Gibbet denn schon Bilders vom Sockel F.
Dresdenboy
Redaktion
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282 = 267 + 15. Ich meinte mit "15 weniger", daß 267 15 weniger ist als erwartetHenryWince schrieb:SI les ich net, aber ich glaube du hast dich verrechnet:
Trozdem hat die Hypothese was für sich..Code:3 x 32-Bit HT Links = 3 * 197 Pins = 591 Pins - 3 x 16-Bit HT Links = 3 * 103 Pins = 309 Pins ------------------------------------------------------------------- = 282 Pins != (267 - 15)
HenryWince
Vice Admiral Special
@Dresdenboy
Hab ich total falsch verstanden... Hätt ja auch die andere Richtung nachrechnen können *schmunzel*
Hab ich total falsch verstanden... Hätt ja auch die andere Richtung nachrechnen können *schmunzel*
mocad_tom
Admiral Special
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@DDB
Ich glaube, das eher die Anzahl der Links erhöht wird.
Mit 6 Links könnte man 3D-Würfel-Infrastrukturen aufbauen.
Man braucht nur mehr Bandbreite, wenn mehr Hops nötig sind, da die Prozessoren als Vermittlungsstationen fungieren müssen.
6 x 16bit HTr-Links sind meiner Meinung nach wahrscheinlicher als 3x32bitHTr-Links.
Auch wenn es dann für die Pin-Anzahl schon wieder knapper wird.
Mit 4x16bit-Links lässt sich folgendes Netzt bauen(Torus, soweit ich mich erinnern kann):
Alle aussen liegenden CPU's sind mit den gegenüberliegenden CPU's über einen HTr-Link verbunden(ich habe jetzt da mal nur eine Verbindung gezeichnet).
Bei 9 Sockeln braucht man im Worst-Case 2 Hops um zu einem beliebigen Sockel zu gelangen. Bei 16 Sockeln 3 Hops.
Bei 3D-Würfel(6Htr-Links) verringert sich die Anzahl der Hops nochmal.
Hier wären 27 Sockel mit nur 2 Hops möglich.
Habe leider keine Bildchen gefunden aber ein Edelsteinchen von Link:
http://people.ac.upc.edu/ldiaz/reports.html
Grüße,
Tom
Ich glaube, das eher die Anzahl der Links erhöht wird.
Mit 6 Links könnte man 3D-Würfel-Infrastrukturen aufbauen.
Man braucht nur mehr Bandbreite, wenn mehr Hops nötig sind, da die Prozessoren als Vermittlungsstationen fungieren müssen.
6 x 16bit HTr-Links sind meiner Meinung nach wahrscheinlicher als 3x32bitHTr-Links.
Auch wenn es dann für die Pin-Anzahl schon wieder knapper wird.
Mit 4x16bit-Links lässt sich folgendes Netzt bauen(Torus, soweit ich mich erinnern kann):
Code:
o-o-o
| | |
o-o-o
| | |
-o-o-o-
|_____|
Alle aussen liegenden CPU's sind mit den gegenüberliegenden CPU's über einen HTr-Link verbunden(ich habe jetzt da mal nur eine Verbindung gezeichnet).
Bei 9 Sockeln braucht man im Worst-Case 2 Hops um zu einem beliebigen Sockel zu gelangen. Bei 16 Sockeln 3 Hops.
Bei 3D-Würfel(6Htr-Links) verringert sich die Anzahl der Hops nochmal.
Hier wären 27 Sockel mit nur 2 Hops möglich.
Habe leider keine Bildchen gefunden aber ein Edelsteinchen von Link:
http://people.ac.upc.edu/ldiaz/reports.html
Grüße,
Tom
HenryWince
Vice Admiral Special
@mocad_tom
Momentan limitiert nicht die Anzahl der HT Links, sondern der HT Durchsatz die Systemgröße. Bei Snoop-Basierten Protokollen steigt der Cache-Coherzenz-Trafic mit der Anzahl der CPUs [Sockets].
Vor ca. 1 1/2 Jahren habe ich mal Zahlen von AMD zu einem 8-Socket System gelesen, wenn es noch richtig im Kopf habe ging man von 80% HT Utilization aus! D.h. es bleibt fast nix mehr übrig für Memorytransfers (=> Remote Latency steigt deutlich an). In Summe waren die Effekte so groß, dass es nahezu keinen Sinn macht 8-Socket (SMP) Systeme zu bauen. Das spiegelt sich auch im Marktangebot wieder: Wenn, dann nimmt man Cluster aus 4-Socket Systemen oder geht gleich in Richtung NUMA wobei der NUMA Link-Controller üblicherweise mit einem Directroy basierten Cache-Coherenz-Schema arbeitet.
Was gar nicht blöde wäre ist, wenn AMD einen der 32-Bit Links splittbar machen würde.
mocad_tom schrieb:Ich glaube, das eher die Anzahl der Links erhöht wird.
Momentan limitiert nicht die Anzahl der HT Links, sondern der HT Durchsatz die Systemgröße. Bei Snoop-Basierten Protokollen steigt der Cache-Coherzenz-Trafic mit der Anzahl der CPUs [Sockets].
Vor ca. 1 1/2 Jahren habe ich mal Zahlen von AMD zu einem 8-Socket System gelesen, wenn es noch richtig im Kopf habe ging man von 80% HT Utilization aus! D.h. es bleibt fast nix mehr übrig für Memorytransfers (=> Remote Latency steigt deutlich an). In Summe waren die Effekte so groß, dass es nahezu keinen Sinn macht 8-Socket (SMP) Systeme zu bauen. Das spiegelt sich auch im Marktangebot wieder: Wenn, dann nimmt man Cluster aus 4-Socket Systemen oder geht gleich in Richtung NUMA wobei der NUMA Link-Controller üblicherweise mit einem Directroy basierten Cache-Coherenz-Schema arbeitet.
Was gar nicht blöde wäre ist, wenn AMD einen der 32-Bit Links splittbar machen würde.
Seemann
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Anderseits ist es doch so, dass der Horus-Chipsatz in Richtung stärkere Koppelung der CPUs geht, oder? Torus-Vernetzung wäre ja ähnlich.mocad_tom schrieb:Mit 6 Links könnte man 3D-Würfel-Infrastrukturen aufbauen.
Man braucht nur mehr Bandbreite, wenn mehr Hops nötig sind, da die Prozessoren als Vermittlungsstationen fungieren müssen.
6 x 16bit HTr-Links sind meiner Meinung nach wahrscheinlicher als 3x32bitHTr-Links.
Auch wenn es dann für die Pin-Anzahl schon wieder knapper wird.
Mit 4x16bit-Links lässt sich folgendes Netzt bauen(Torus, soweit ich mich erinnern kann):
Code:o-o-o | | | o-o-o | | | -o-o-o- |_____|
Alle aussen liegenden CPU's sind mit den gegenüberliegenden CPU's über einen HTr-Link verbunden(ich habe jetzt da mal nur eine Verbindung gezeichnet).
Bei 9 Sockeln braucht man im Worst-Case 2 Hops um zu einem beliebigen Sockel zu gelangen. Bei 16 Sockeln 3 Hops.
Bei 3D-Würfel(6Htr-Links) verringert sich die Anzahl der Hops nochmal.
Hier wären 27 Sockel mit nur 2 Hops möglich.
Habe leider keine Bildchen gefunden aber ein Edelsteinchen von Link:
http://people.ac.upc.edu/ldiaz/reports.html
Wenn HT aber limitiert, dann muss zunächst dieser Flaschenhals geweitet werden, erst dann machen mehr als 8 CPUs Sinn. Zu Bedenken ist, dass durch die Dual Cores der Speicherbandbreitenbedarf nicht kleiner geworden ist und somit tendenziell mehr Remote-Zugriffe erfolgen könnten. Ist nur so eine Vermutung von mir.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Die Limitation besteht aber nur, wenn nicht mit Lösungen wie Horus darüber hinweggeholfen wird, sprich, wenn die CPUs auf sich allein gestellt sind. Natürlich spricht nichts dagegen, auch die von Newisis antizipierten Opteron-Quads durch breitere HT-Links selbst noch zu beschleunigenSeemann schrieb:Anderseits ist es doch so, dass der Horus-Chipsatz in Richtung stärkere Koppelung der CPUs geht, oder? Torus-Vernetzung wäre ja ähnlich.
Wenn HT aber limitiert, dann muss zunächst dieser Flaschenhals geweitet werden, erst dann machen mehr als 8 CPUs Sinn. Zu Bedenken ist, dass durch die Dual Cores der Speicherbandbreitenbedarf nicht kleiner geworden ist und somit tendenziell mehr Remote-Zugriffe erfolgen könnten. Ist nur so eine Vermutung von mir.
Olaf_von_der_Pfalz
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- 27
- Prozessor
- i7-3930k C2 @4,6GHz 1,32V
- Mainboard
- GA-X79-UP4 @F8g Bios
- Kühlung
- Watercool HK 3.0
- Speicher
- Corsair Dominator Platinum DIMM Kit 16GB PC3-17066U CL9-11-10-27 (DDR3-2133) (CMD16GX3M4A2133C9)
- Grafikprozessor
- EVGA GTX 980 Superclocked ACX 2.0@kryographics GTX 980 Black Edition
- Display
- 27/24" BENQ BenQ XL2720T/XL2410T@120Hz
- SSD
- 500gb 850 Pro
- Optisches Laufwerk
- BenQ DVD DD DW1640
- Soundkarte
- Soundblaster Z
- Gehäuse
- Chieftec LCX-01SL-SL-B-OP - silver - Be Quiet
- Netzteil
- be quit 1200
- Betriebssystem
- W8.1 64bit
- Webbrowser
- Fuchs
- Schau Dir das System auf sysprofile.de an
Dymas schrieb:das es einige semprons für sockel a, 754 und 939 gibt sollte verdeutlichen, das die anzahl der pins nicht soviel ausmachen. zumindest nicht soviel, das man sie wechseln muss wie die unterhosen.
939 würde noch ewig reichen, was amd mit dem geeier bezwecken will, ist mir schleierhaft. wollen sie uns jetzt etwa doch überzeugen intel zu kaufen?
Was wäre der Markt, wenn jedes Mainboard 10 Jahre alt wird und man wechselt immer nur die CPU
mocad_tom
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In diesem Dokument ist beschrieben wie ein 8-fach System mit 3HTr-Links aussehen könnte:HenryWince schrieb:Momentan limitiert nicht die Anzahl der HT Links, sondern der HT Durchsatz die Systemgröße. Bei Snoop-Basierten Protokollen steigt der Cache-Coherzenz-Trafic mit der Anzahl der CPUs [Sockets].
Vor ca. 1 1/2 Jahren habe ich mal Zahlen von AMD zu einem 8-Socket System gelesen, wenn es noch richtig im Kopf habe ging man von 80% HT Utilization aus! D.h. es bleibt fast nix mehr übrig für Memorytransfers (=> Remote Latency steigt deutlich an).
http://www.amd.com/us-en/assets/content_type/DownloadableAssets/MPF_Hammer_Presentation.PDF
siehe Seite 43
Von CPU0 zu CPU7 benötigt man 4 Hops(EDIT: sind nur 3Hops, hab mich gestern verzählt). Wenn man sich auf den vorhergehenden Seiten den Aufwand für einen Read Request mit 2Hops ansieht, dann kann man sich schon ungefähr zusammenrechnen wie die 80% Auslastung zustandekommen.
Je mehr P-to-P-Verbindungen existieren, desto weniger Hops werden benötigt.
Mit 4 Links könnte man ein 8-Fach System so aufbauen, das nur in den seltensten Fällen zwei Hops nötig wären.
Der umgekehrte Weg wird wohl leichter zu bewerkstelligen sein - vielleicht Abwärtskompatibilitätsprobleme.Was gar nicht blöde wäre ist, wenn AMD einen der 32-Bit Links splittbar machen würde.
Zuletzt bearbeitet:
Dresdenboy
Redaktion
☆☆☆☆☆☆
AMD hatte ja mal für den Clawhammer DP 2x8 bit HT-Links geplant, während der Clawhammer DT (Desktop) 1x16 bit haben sollte (so wie der finale A64). Wären beide mit dem gleichen Die geplant gewesen, spräche das zumindest für einen entspr. konfigurierbaren HT-Controller.mocad_tom schrieb:In diesem Dokument ist beschrieben wie ein 8-fach System mit 3HTr-Links aussehen könnte:
http://www.amd.com/us-en/assets/content_type/DownloadableAssets/MPF_Hammer_Presentation.PDF
siehe Seite 43
Von CPU0 zu CPU7 benötigt man 4 Hops(EDIT: sind nur 3Hops, hab mich gestern verzählt). Wenn man sich auf den vorhergehenden Seiten den Aufwand für einen Read Request mit 2Hops ansieht, dann kann man sich schon ungefähr zusammenrechnen wie die 80% Auslastung zustandekommen.
Je mehr P-to-P-Verbindungen existieren, desto weniger Hops werden benötigt.
Mit 4 Links könnte man ein 8-Fach System so aufbauen, das nur in den seltensten Fällen zwei Hops nötig wären.
Der umgekehrte Weg wird wohl leichter zu bewerkstelligen sein - vielleicht Abwärtskompatibilitätsprobleme.
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