Archiv verlassen und diese Seite im Standarddesign anzeigen : AMD liefert bereits M2 Samples - DDR-II ab Q1'06 im Handel
http://www.digitimes.com/news/a20051017A7037.html
AMD reportedly will announce the availability of its 90nm M2 socket design, with all of its desktop processors, including single- and dual-core CPUs, adopting the 940-pin platform next year. The chip vendor has begun delivering samples, the makers said, noting that volume shipment of products based on AMD’s DDR2-supporting CPU design are slated for the first quarter 2006.
Dürfte dann Stepping 'F' / DDR-II 667 werden.
Es erscheint mir realistisch, daß AMD (außer Pazifica) im Prinzip die Kerne gleich läßt. Allerdings stehen nun 95 A statt 80 A zur Verfügung, was mehr Takt gerade bei DC ermöglicht.
DDR-II scheint nicht Einfluß auf das PR+ Rating zu bekommen.
Tippe auf folgende Produkte (auf Vermutung 5000+ = 2,667 GHz / PR+ Erniedrigung kompensiert die größeren L2 bei Intel):
(Dual-Core)
FX2 xyz / 2* 1M / 2,83 GHz (wohl fast 90A bei 1,40 V = ca. 125 Watt)
X2 5000+ / 2* 1M / 2,667 GHz
X2 4700+ / 2* 1M / 2,500 GHz
X2 4500+ / 2* 512 / 2,500 GHz
X2 4300+ / 2* 1M / 2,333 GHz
X2 4000+ / 2* 512 / 2,333 GHz
X2 4000+ / 2* 1M / 2,167 GHz (max. 65 A ? - s.u.)
X2 3800+ / 2* 512 / 2,167 GHz (max. 65 A ? - s.u. )
(Single-Core)
FX59 / 1M / 3,000 GHz { jetzt doch FX60 - s. http://www.the-inquirer.com/?article=27283)
4000+ / 1M / 2,500 GHz
3800+ / 512 / 2,500 GHz
3700+ / 1M / 2,333 GHz
3500+ / 512 / 2,333 GHz
3400+ / 1M / 2,167 GHz oder
3400+ / 1M / 2,333 GHz (Single-Channel - s.u.)
3200+ / 512 / 2,167 GHz
3000+ / 512 / 2,000 GHz oder
3000+ / 512 / 2,167 GHz (Single-Channel - s.u.)
zzgl. Sempron 3200+/3400+ mit 128k/ 256k bei 1,83 oder 2,00 GHz (Single-Channel)
Gibts vielleicht So. M2 in zwei Varianten ?
Intel hat ja auch schon getrennt und AMD könnte 65 A bzw. 95 A definieren.
Fast alle 90nm Single-Core (außer FX) liegen bei 67 Watt / ca. 50A,
die geringer getakteten DC könnten bei 1,30 V auf ca. 60-65A kommen.
AMD könnte sogar Single-Channel DRAM Zugriff ermöglichen (wie nvidia bei der nforce2) und auf dem gleichen Board auch Dual-Channel. Beim Sempron (für M2) wäre dies sinnvoll, vielleicht auch für Office A64.
Es würden dann 3 DRAM-Sockets ausreichen und man könnte nur mit einem Riegel bestücken.
Dual-Core CPUs auf solchen Budget-Boards hätten dann einen DRAM-Bereich mit Dual-Zugriff,
einen anderen mit Single-Channel. Interessant bei onboard-Grafik und z.B. einer 1M-L2 CPU.
Im OEM-Markt wäre ein 65 A Board sicherlich sehr interessant und Single-Channel DDR-II 667 ebenso.
Ab 65nm würden auch deutlich mehr DC für diese Plattform verfügbar werden.
walljumper
26.10.2005, 22:28
(Dual-Core)
FX2 xyz / 2* 1M / 2,83 GHz (wohl fast 90A bei 1,40 V = ca. 125 Watt)
X2 5000+ / 2* 1M / 2,667 GHz
X2 4700+ / 2* 1M / 2,500 GHz
X2 4500+ / 2* 512 / 2,500 GHz
X2 4300+ / 2* 1M / 2,333 GHz
X2 4000+ / 2* 512 / 2,333 GHz
X2 4000+ / 2* 1M / 2,167 GHz (max. 65 A ? - s.u.)
X2 3800+ / 2* 512 / 2,167 GHz (max. 65 A ? - s.u. )
Warum sollen die ratings so niedrig sein?
2*1M 2400Mhz @S939 sind ja schon 4800+ warum sollen 100Mhz mehr je core und DDR2 support weniger sein? versteh ich nich *noahnung*
Ich finds immer wieder erstaunlich, wieviel Information Du aus so wenig Quellentext extrahierst, um nicht zu sagen generierst. *great*
2*1M 2400Mhz @S939 sind ja schon 4800+ warum sollen 100Mhz mehr je core und DDR2 support weniger sein?
AMD könnte hier etwas die bessere Performance bei Intel durch 2M (Presler) kompensieren.
DDR-II sollte man nicht überbewerten.
Bei DDR-II 667 ist im Vergleich zu DDR-I 400 die Latenzzeit höher.
Bei einem 2* 1M Core bringt der höhere Durchsatz von DDR-II sicherlich nicht viel.
AMD verpflanzt ja sogar den Turion X2 auf den nur Single-Channel S1.
Statt 2,5 GHz ( 15* 166 MHz) könnte also 2,67 GHz nötig sein und im Nebeneffekt die neue Plattform wirklich zügiger laufen.
Nichts wäre peinlicher, wenn ein X2 4800+ /So.939 gleichauf oder teils besser als
ein X2 5000+ /So. M2 wäre. Intel hatte ja deshalb Anlaufschwierigkeiten mit DDR-II.
Es gibt auch widersprüchliche Infos durch den 'FX60'.
Als Dual-Core käme er mit 2* 2,67 GHz aus um preislich ähnlich wie der FX57 positioniert zu werden, aber das habe ich ja dem X" 5000+ zugeordnet.
Warten wir mal ab ...
walljumper
27.10.2005, 16:13
Ich finds immer wieder erstaunlich, wieviel Information Du aus so wenig Quellentext extrahierst, um nicht zu sagen generierst.
Ein Compiler schafft das auch ^^
Naja ich würde mal auf gleiches Rating wie bisher tippen also 2*1M 2,4 ghz -> 4800+
andr_gin
27.10.2005, 17:29
http://www.digitimes.com/news/a20051017A7037.html
Gibts vielleicht So. M2 in zwei Varianten ?
Intel hat ja auch schon getrennt und AMD könnte 65 A bzw. 95 A definieren.
Fast alle 90nm Single-Core (außer FX) liegen bei 67 Watt / ca. 50A,
die geringer getakteten DC könnten bei 1,30 V auf ca. 60-65A kommen.
Die 67 Watt sind doch nur eine plattformspezifische Größe, die in der Realität nie erreicht wird. Das heißt nur, dass das Board 67Watt liefern muss, was aber erst durchs OCing ausgenützt wird. Ein 2GHz Venice mit 1,4V braucht ca. 40Watt unter Volllast. DC CPUs werden mit etwas weniger VCore laufen (1,2-1,3V), wo wir dann auf ca. 60-70 Watt bei 2GHz kommen. Bei 3 GHz wären es um die 90-100 Watt real, wobei AMD jedoch bis dorthin schon auf 65nm umgestiegen sein wird, was meiner Schätzung nach den Stromverbrauch auf 2/3 absenken wird, womit wir wieder auf ca. 60-70Watt wären. 125Watt halte ich für absolut unrealistisch genauso wie die 1,4V bei der Auslieferung.
AMD könnte sogar Single-Channel DRAM Zugriff ermöglichen (wie nvidia bei der nforce2) und auf dem gleichen Board auch Dual-Channel. Beim Sempron (für M2) wäre dies sinnvoll, vielleicht auch für Office A64.
Es würden dann 3 DRAM-Sockets ausreichen und man könnte nur mit einem Riegel bestücken.
Dual-Core CPUs auf solchen Budget-Boards hätten dann einen DRAM-Bereich mit Dual-Zugriff,
einen anderen mit Single-Channel. Interessant bei onboard-Grafik und z.B. einer 1M-L2 CPU.
Du kannst auch in ein normales S939 System einen RAM-Riegel einbauen und der A64 betreibt diesen dann im Single Channel.
Im OEM-Markt wäre ein 65 A Board sicherlich sehr interessant und Single-Channel DDR-II 667 ebenso.
Ab 65nm würden auch deutlich mehr DC für diese Plattform verfügbar werden.
Wie gesagt halte ich 65A für etwas zu hoch. Bei 1,3V wären das 85Watt bei 2GHz.
Das Rating kommt jedoch ganz gut hin. Für 2x1MB und 2,67GHz sollen 5000+ kommen: http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1128268431
Die 67 Watt sind doch nur eine plattformspezifische Größe, die in der Realität nie erreicht wird.
Du kannst auch in ein normales S939 System einen RAM-Riegel einbauen und der A64 betreibt diesen dann im Single Channel.
Wie gesagt halte ich 65A für etwas zu hoch. Bei 1,3V wären das 85Watt bei 2GHz.
http://www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/23792.pdf
Schon zu K7 1400er Zeiten waren wir über 40 A und dies noch weit über 1,5V.
AMD orientiert sich an Volt * Ampere (max.) bei seinen Watt-Angaben.
Auch wenn es nur um Bruchteile von Milisekunden geht, die Stromversorgung darf nicht einbrechen.
Intel hat sogar bei LGA 775 / 84 Watt / 1,25-1,40 V bei 78 A (s. http://download.intel.com/design/celeron/datashts/30409205.pdf) , höhere P4 noch deutlich mehr Bedarf.
Beim Conroe (60-90 Watt) ligen wir aber wieder im unteren Bereich.
Auch benötigt AMD bei 65/45nm wieder geringere Vcc (Spannung - vielleicht 1,1 bis 1,25 V), da muss aber dann der Strom (A) steigen.
Ampere bedeutet immer auch kräftiger dimensionierte Kondensatoren und da sinkt der Preis nicht mehr. Man muss sich vor Augen halten, die Kunden Mitte/Ende 2006 M2-Mainboards etwa auf So.A Preisniveau erwarten - bei 95A Designs wirds da sehr eng.
zu Single Channel:
Da stelle ich mir Produkte vor, die nur im Single DDR-II 667 (o.800) laufen.
Die Boards könnten dann zwei oder drei DRAM-Sockets haben, wobei eben nur min. ein Socket ohne Performanceverlust bestückt wird. Gerade ein Sempron sollte gedrosselt sein, macht sich AMD ja damit Konkurrenz.
Auch muss AMD wg. der Performance nicht an Dual-Channel im unteren Bereich festhalten. Per Fab36 hat man mit 90nm und besonders später einmal mit 65nm (Sempron mit S-Core 512k o. 1M -L2 ?) wäre DualChannel nicht unbedingt nötig.
Micky1980
28.10.2005, 00:30
Gibt es denn nunmal endlich verlässliche Informationen, wieviel Pins der neue Sockel haben soll? Denn alles andere was ich bisher mitbekommen haben, waren nur Gerüchte. *noahnung*
MfG Micky
Gibt es denn nunmal endlich verlässliche Informationen, wieviel Pins der neue Sockel haben soll? Denn alles andere was ich bisher mitbekommen haben, waren nur Gerüchte.
Es gibt nicht offizielles, aber es ist trotzdem kein großes Geheimnis:
So. 1207 - nur Server
So. M2 = 940 Pins
So. S1 = 638 Pins
s. http://winfuture.de/news,20360.html
http://212.72.175.16/wf/1115746549.jpg
-------------
http://www.the-inquirer.com/?article=27283
FX60 = Single-Core 3,0 GHz ?! (nur So. M2 ? - wg. Strombedarf)
FX57 = Single-Core 2,8 und 2,83 GHz (So. 939 / M2 ) ??
5000+ = X2-Core 2,67 GHz
u.s.w.
und is auch schon alles etwas älter ... bei Sockel M2 ist es aber wenigstens schon auch andernorts erwähnt worden (Handbuch des Asrock 939Dual-SATA2 (Sockel 939/M2).
MFG Bobo(2005)
Micky1980
28.10.2005, 22:31
Hmm also doch 940 Pins. Hmm, dann muss man doch etliche Massepinszusammen gefasst haben, damit man auf so wenig kommt. Denn rein vom rechnerischen müsste das beim Umstieg auf DDR2 auf über 1000 Pins ansteigen. *grübel*
HenryWince
28.10.2005, 23:28
> Denn rein vom rechnerischen müsste das beim Umstieg auf DDR2 auf über 1000 Pins ansteigen. *grübel*
Wie kommst den darauf? Die Anzahl der Pins auf den DIMMs kann man nich Vergleichen und ausserdem gibts noch bei S939/S940 noch NC Pins...
Micky1980
28.10.2005, 23:38
Es war ja nur die überlegen das man die zusätzlichen zu DDR2 einfach addiert. Was so aber nicht hinkommt. Es war ja auch nur ne Frage, weil ich mir das nun nur rein mathematisch überlegt habe und man immer irgendwo was gelesen hatte nur nix genaues. Deswegen wollte ich einfach nur nachfragen, damit man wieder nen bissel lernt. Ich mag ja nicht doof sterben. :)
Die Pinfrage ist so alt wie der Opteron (wenn nicht sogar älter), das wurde vor 2 Jahren schon lebhaft diskutiert.
-> Spezielle P3D Opteronlinksammlung (http://www.planet3dnow.de/vbulletin/showthread.php?t=121212)
Eine Lösung war damals im Forum nicht in Sicht. Aber schon damals wies ich auf die vielen Pins für Masse hin, bzw. dass nur ein kleiner Bruchteil der Pins auf dem Sockel 754/940/993 tatsächlich für Daten zuständig ist (Führte unter anderem zum damaligen HyperTransportlinkartikel).
Da ist eine Umdefinierung der Pins nur eine Boundingfrage in der Endverpackung, keine grundsätzliche Schwierigkeit. Im Laufe der Zeit schwirrten auch Gerüchte herum, dass auch die jetzigen K8 Modelle (E Revisionen?) schon einen DDR2 Speicherkontroller drin haben.
Das DDR2 AMD vermutlich derzeit nicht verdrahtet hat, ist keine Frage der Technologie, sondern der Produktpolitik und Marketing. Auf anderen Geschäftsfeldern hat AMD sogar eigene DDR2 Speicherkontroller im Einsatz. Und auch IBM mit dem Power 5 zeigt, dass es grundsätzlich kein Problem ist eine CPU mit einem Kombi-Speicherkontroller zu machen.
AMD hätte mit seinem konservativen DDR1 (Marketing-)Ansatz ja auch den Markt völlig fehleinschätzen können. Die beständigen Fragen zu DDR2 im Stil von:
"Ich will DDR2 haben, weil neu und prima, kann ich auch AMD-Mainbords mit der Supa-Dupa Technologie DDR2 kaufen, auch schon im Jahr 2005? " ...
selbstverständlich haben solche Fragenden so gut wie nie vergleichende Speicherbenches DDR1 vs DDR2 gesehen, ich schon, aber das ist ein anderes Thema zum Benchmarkmärchen (http://www.planet3dnow.de/vbulletin/showthread.php?p=2040600#post2040600)/Mythen-Komplex ...
MFG Bobo(2005)
http://www.pcwelt.de/news/hardware/122900/index1.html
So. M2 vorgesehen für DDR-II 667/800 und wahrscheinlich DDR-III.
Es überrascht der Referenztakt 333 bzw. 400 MHz bei DDR-II 800, ich hatte 166 bzw. 200 MHz vermutet
Wie schon als Gerücht im Umlauf hat der X2 5000+ 2*1MB und 2,667 GHz .
Das elektrische Design am Socket (mit 940 Pins) wurde abgeändert und ist nicht kompatibel (Zusatzpin verhindert Falschbestückung) zum 939.
Dafür kommt der 3400+ für den So.939 - wohl Anf. 2006.
mtb][sledgehammer
02.11.2005, 16:39
Unverändert bleibt die Frequenz der Hypertransport-Schnittstelle, die bidirektional 250 (effektiv 1000) MHz beträgt.Alleine dieser Satz sagt mir, dass die Quelle nicht besonders gut sein kann:
1.) Liegt IMO die Referenz der HT Schnittstelle bei 200 MHz, ergo wäre sie nicht unverändert.
2.) Beträgt die Frequenz dieser Schnittstelle nicht 250 MHz sondern je nach Einstellung 200 MHz, 400 MHz, 600 MHz, 800 MHz oder 1000 MHz (oder eine OC Einstellung ;) )
3.) Effektiv ist es sogar das doppelte also 400 bis 2000 MT/s
Also 3 Fehler in einem Satz, wieviele Fehler sind drumherum?
Und wie soll eine 250/1000 MHz Schnittstelle zu einem 2,67 GHz Kern passen? Das wäre dann definitiv alles andere als synchron :]
Bei solchen Sätzen frage ich mich wofür die als Journalisten Knete bekommen ...
Der Referenztakt steigt von 200 auf 333 MHz. Unverändert bleibt die Frequenz der Hypertransport-Schnittstelle, die bidirektional 250 (effektiv 1000) MHz beträgt.
Der Referenztakt steigt ... schön schön ...
Unverändert bleibt der Takt des HyperTransportlink bei 250 effektiv 1000 MHz ... hat da jemand zuviel in den Dokus zu Intels P4 Bus mit dem QDR-Verfahren reingeschaut?
Und oh Wunder wie geheimnisvoll ... DDR2 soll später auch noch auf PC2 6400 gehen ... boahh ... WIE EXKLUSIV ... nur für die pcwelt offenbart! ... Die JDEC spricht schon seit DDR2 auch über DDR3, und die waren sich schon recht früh einig, dass die Grenze zwischen DDR2 und DDR3 bei "800 MHz" liegt (is immer noch der physikalische Takt von 200 MHz in den DDR2 Speicherzellen selber, ein Takt der jetzt schon bei PC 3200 länger möglich ist).
Technologisch ist DDR3 vermutlich noch näher an DDR2, als DDR2 zu DDR1 ... auch hier keine Sensation, wenn auch dies nicht wirklich sicher ist. Das kann man lediglich als feste Absichtserkärung sehen.
MFG Bobo(2005)
[sledgehammer;2459705']Alleine dieser Satz sagt mir, dass die Quelle nicht besonders gut sein kann:
1.) Liegt IMO die Referenz der HT Schnittstelle bei 200 MHz, ergo wäre sie nicht unverändert.
2.) Beträgt die Frequenz dieser Schnittstelle nicht 250 MHz sondern je nach Einstellung 200 MHz, 400 MHz, 600 MHz, 800 MHz oder 1000 MHz (oder eine OC Einstellung ;) )
3.) Effektiv ist es sogar das doppelte also 400 bis 2000 MT/s
Also 3 Fehler in einem Satz, wieviele Fehler sind drumherum?
Und wie soll eine 250/1000 MHz Schnittstelle zu einem 2,67 GHz Kern passen? Das wäre dann definitiv alles andere als synchron :]
Schließe ich mich an, ziemlich Müll das Ganze.
Was mir auch noch sauer aufstößt ist der Referenztakt der angeblich ja 333 bzw. 400 Mhz betragen soll. Soll das bedeuten, der Referenztakt ist nicht mehr unabhängig vom Speichertakt ? Wenn ja haben wir ~ 2007 wieder zig Foreneinträge wie in seligen Athlon Zeiten: "Mein Athlon läuft nur auf 1100 Mhz statt 1466 Mhz, wieso ?". Denn was passiert, wenn ich einen neuen "400er" Athlon in ein altes Board mit 333 Referenztakt baue ?
Nene, das Problem hat AMD ja schon gelöst, eben mit dem *festen* Referenztakt und allerlei Multiplier außenrum. Wieso sollte AMD das bitteschön wieder abschaffen ???
Ergo: Im Vergleich zu dem PC-Würg Artikel sehe ich jeden Beitrag von rkinet als heiligen Gral der puren Weisheit an ;D
ciao
Alex
walljumper
03.11.2005, 12:20
ich frage mich wie die 2,67 Ghz zu stande kommen sollen ??
13,5 *200 = 2700
13 * 200 = 2600
10,5 * 250 = 2625
11 * 250 = 2750
passt alles net
233*11,5 = 2679,5 passt da noch am besten.
oder 8*333 = 2664 synchron zum Ram
ich frage mich wie die 2,67 Ghz zu stande kommen sollen ??
Bei 333 MHz wäre dies Multiplikator 8.
Ich 'hoffe' zwar immer noch auf Takt 166/200 MHZ umschaltbar (also 16* 333).
AMD könnte dann auch feiner die Produkte bzgl. Takt abstufen.
Aber ich hatte noch kein M2-Sample in Händen oder ein entsprechendes BIOS gesehen.
Bisher sprechen alle Quellen von 333 MHz Basistakt.
Aus 333 MHz könnte man 1000 MHz per PLL generieren und die wieder auf 200 MHz für HTr teilen. Bei 400 MHz dann 800 MHz und wieder teilen.
Machbar wäre also vieles ...
Immerhin hatte aber PC-Welt eine M2-Board und einen CPU in Händen oder Kontakt zu einer Quelle, die sowas hat. Wahrscheinlich werden wir aber noch einige Wochen warten müssen, bis detailliertere Infos auftauchen.
Realistisch erscheint aber, daß AMD für DDR-II und DDR-III kompatibel entwickelt hat.
Unterschied wird natürlich die Transferart sein, aber auch leichte Verminderung der Versorgungsspannung.
Wie Bokill schon sagt, sind DDR-II und DDR-III viel ähnlicher im Vergleich zu DDR-I.
Beim Vergleich zu PCIe oder HTr sind die elektrischen Anforderungen eh moderat.
... Aus 333 MHz könnte man 1000 MHz per PLL generieren und die wieder auf 200 MHz für HTr teilen. Bei 400 MHz dann 800 MHz und wieder teilen. ... Das ist schlichter Bo*kmist was du da beschreibst.
Wie viele Artikel darf man doch noch schreiben über Busarchitektur, wenn die Grundarchitektur NICHT verstanden wird?
Was viele Magazine immer noch nicht in den Hals bekommen haben ist, dass es einen HyperTransportReferenztakt gibt, der ohne Daten eine schlichte Taktvorgabe macht [1.][2.].
Der Takt für den Speicher ist abhängig vom CPU Takt. Die Speicher-Multiplikatoren können so die hübeschesten Taktfrequenzen vorweisen [3.].
PCI-Express kennt diese getrennte Referenztaktvorgabe nicht, dort ist der Takt verpackt im Datensignal von PCI-Express.
Alle Chips mit HyperTransport loggen sich bei dem niedrigsten Takt ein und checken wie sie ihrem nächsten Nachbar am besten mit Daten versorgen können. Erst dann läuft der HyperTransport mit maximaler Geschwindigkeit.
Was du da beschreibst ist die Umkehrung der Verhältnisse, wo der HyperTransportTakt generiert wird. Du vergisst anscheinend, dass HT auch abwärtskompatibel ist.
Wie Bokill schon sagt, sind DDR-II und DDR-III viel ähnlicher im Vergleich zu DDR-I.
Beim Vergleich zu PCIe oder HTr sind die elektrischen Anforderungen eh moderat. Ach das stimmt so nicht. PCI-Express ist alles andere als "moderat".
2,5 GHz gegenüber 1 GHz ist ein ziemlicher Unterschied. Was bei 1 GHz als Taktflanke bei einem Leiterbahnendesign noch ganz passabel ausschaut, kann bei gleicher Verdrahtungs und Boundigtechnologie bei 2.5 GHz ganz übel verschliffene Signalflanken aufweisen ... auch die Digitaltechnologie setzt immer noch lesbare/verwertbare Datensignale voraus, sonst könnte man mit einem feuchten Finger und wenigen Salzkrümeln billig irgendwelche Datenleitungen legen.
Ich sage aber auch dass Dein von hinten rein mit 333 MHz Referenz-Takt und vorne raus mit 200 MHz Takt für andere Hypertransportchips so ziemlicher Nonsense ist. Sind da denn plötzlich 2 Referenztaktvorgaben? Ziemlich sicher nein!
Was denkbar ist, ist ein höherer Referenztakt. Der BLEIBT bei älteren HTr-Chips jedoch auf den alten Standard 2.0 mit 200 MHz maximal.
Die Teilerverhältnisse werden in Verbindung mit dem BIOS ausgehandelt, denn das BIOS ist sozusagen der Verwalter der Datenkommunikation mit seinen vielen möglichen Takt und Teilerverhältnissen. Das ändert auch nichts daran, dass der Referenztakt in der CPU generiert wird.
Wenn die angeschlossenen HTr-Chips keinen höheren Takt mögen, dann bleibt es bei einem niedrigeren HTr-Referenztakt. Dann schlägt das BIOS eben andere höhere Multiplikatoren vor, wenn insgesmt der HyperTransportTakt höher sein muss.
Der NFORCE3 zeigte ja, dass die Mainboardvorgaben durchaus anders sein können, da reichten auch 600 MHz HTr-Takt aus, ohne böse einknicken zu müssen.
Das ganze hat einen Sinn, so etwas nennt sich abwärtkompatibel, und bietet zugleich bei aktuellen HTr-Chips die Möglichkeit die neuen HTr-Referenztaktstufen voll auszunutzen, wenn deren HTr-Nachbar ebenso die neuen (hohen) Taktfrequenzen mag.
Bei der Qualität des sogenannten Artikels bei der PC-Welt darf man aber eine gehörige Prise Unsicherheit reinmischen. Da geraten manche Dinge bunt durcheinander, wie bei einer Erbsensuppe ... manches ist verkocht und matschig, während manch eine Sache im Gerüchteeintopf noch halbgar ist.
Die eigentliche News ist, dass mit dem anstehenden neuen HT 2.x (oder noch höher), neue Chipsätze lanciert werden müssen, damit der Prozessor einen deutlichen Nutzen vom nächsten HyperTransportstandard hat. Ein Horus scheint demnach auf diesen neuen HTr-Standard zu setzen. Aber auch dies ist keine echte Überraschung, wenn man bedenkt, dass so manch ein Goodie verdeckt lanciert wurde (Stichwort HTX Steckstandard (http://www.orthy.de/orthy/modules.php?name=News&file=article&sid=1377) [Orthy.de] in manchen HyperTransportchipsätzen). Die Frage lautet: "In welchem K8 Chipsatz schlummert denn jetzt schon HTr 2.x/3.x ... ?"
MFG Bobo(2005)
Ich verweise gerne nochmal auf die einschlägigen HT-Artikel auf P3D:
1. AMD Athlon 64 Overclocking Guide (http://www.planet3dnow.de/vbulletin/showthread.php?t=182086) [P3D]
2. Der Hypertransportlink; AMD’s Unabhängigkeitserklärung (http://www.planet3dnow.de/artikel/diverses/ht/index.shtml) [P3D]
3. AMD Athlon 64 FX-53 "CG-Stepping" Review Integrierter Speicher-Controller (http://www.planet3dnow.de/artikel/hardware/fx53cg/3.shtml) [P3D]
...
ach ne, nicht für dich rkinet, du hattest schon mehrmals die Gelegenheit dazu ...
Das ist schlichter Bo*kmist was du da beschreibst.
Wie viele Artikel darf man doch noch schreiben über Busarchitektur, wenn die Grundarchitektur NICHT verstanden wird?
Was viele Magazine immer noch nicht in den Hals bekommen haben ist, dass es einen HyperTransportReferenztakt gibt, der ohne Daten eine schlichte Taktvorgabe macht [1.][2.].
[..]
Alle Chips mit HyperTransport loggen sich bei dem niedrigsten Takt ein und checken wie sie ihrem nächsten Nachbar am besten mit Daten versorgen können. Erst dann läuft der HyperTransport mit maximaler Geschwindigkeit.
Was du da beschreibst ist die Umkehrung der Verhältnisse, wo der HyperTransportTakt generiert wird. Du vergisst anscheinend, dass HT auch abwärtskompatibel ist.
[..]
Ich sage aber auch dass Dein von hinten rein mit 333 MHz Referenz-Takt und vorne raus mit 200 MHz Takt für andere Hypertransportchips so ziemlicher Nonsense ist. Sind da denn plötzlich 2 Referenztaktvorgaben? Ziemlich sicher nein!
Was denkbar ist, ist ein höherer Referenztakt. Der BLEIBT bei älteren HTr-Chips jedoch auf den alten Standard 2.0 mit 200 MHz maximal.
Die Teilerverhältnisse werden in Verbindung mit dem BIOS ausgehandelt, denn das BIOS ist sozusagen der Verwalter der Datenkommunikation mit seinen vielen möglichen Takt und Teilerverhältnissen. Das ändert auch nichts daran, dass der Referenztakt in der CPU generiert wird.
[..]
Das ganze hat einen Sinn, so etwas nennt sich abwärtkompatibel, und bietet zugleich bei aktuellen HTr-Chips die Möglichkeit die neuen HTr-Referenztaktstufen voll auszunutzen, wenn deren HTr-Nachbar ebenso die neuen (hohen) Taktfrequenzen mag.
Bei der Qualität des sogenannten Artikels bei der PC-Welt darf man aber eine gehörige Prise Unsicherheit reinmischen. Da geraten manche Dinge bunt durcheinander, wie bei einer Erbsensuppe ... manches ist verkocht und matschig, während manch eine Sache im Gerüchteeintopf noch halbgar ist.
Volle Zustimmung.
Das paßt alles nicht zusammen. Ich glaube den Referenztakt von 333MHz erst, wenn ich das selbst sehe. Das mit den 2.667GHz=8*333Mhz ist doch immer noch das aufgewärmte Gerücht aus dem japanischen HKEPC-Forum, das es irgendwie in die vr-zone News geschafft hat.
Das plausibelste ist für mich immer noch ein Speicherteiler von 8 bei 2.6GHz Takt für den X2-5000+ ("DDR2-650" statt 667). Wie mit 333MHz Referenztakt Kompatibilität erreicht werden soll, sowohl abwärts, als auch aufwärts (1.2 und 1.4GHz HT-Takt sind ja schon spezifiziert und soll angeblich mit dem M2 auch unterstützt werden) ist mir total unklar. Aber das habe ich auch schon mehrfach erwähnt.
Volle Zustimmung.
Das paßt alles nicht zusammen. Ich glaube den Referenztakt von 333MHz erst, wenn ich das selbst sehe. Das mit den 2.667GHz=8*333Mhz ist doch immer noch das aufgewärmte Gerücht aus dem japanischen HKEPC-Forum, das es irgendwie in die vr-zone News geschafft hat.
Das plausibelste ist für mich immer noch ein Speicherteiler von 8 bei 2.6GHz Takt für den X2-5000+ ("DDR2-650" statt 667). Wie mit 333MHz Referenztakt Kompatibilität erreicht werden soll, sowohl abwärts, als auch aufwärts (1.2 und 1.4GHz HT-Takt sind ja schon spezifiziert und soll angeblich mit dem M2 auch unterstützt werden) ist mir total unklar. Aber das habe ich auch schon mehrfach erwähnt.
Jupp, habe jetzt auch ein wenig gegrübelt, wie man auf die 333 Mhz Speichertakt kommen sollte. Aber AMD hat ja erst mit den Rev E core die RAM Teiler nach >1 aufgerüstet. Damit ist dann z.B. DDR500 Betrieb ohne oc möglich (Quelle z.B.: http://www.xbitlabs.com/articles/cpu/display/athlon64-e3-mem_7.html )
Um auf einen Teiler von 8 zu kommen, braucht man demnach bei 2.600 MHz Takt einen 5:3 Teiler.
Die Formel ist dann 13/(5/3) = 7,8 und davon das nächstgrößere Integer -> 8 :)
Einen 3:5 Teiler gibts schon, vielleicht ist der 5:3 auch schon eingebaut, nur nicht dokumentiert, wer weiss. Macht bei DDR-I halt nicht gerade viel Sinn.
Skeptisch stimmt mich nur die chinesische Seite hier:
http://cpu.zol.com.cn/21/217692.html
Da ist ein screenshot, der DDR667 zeigt.
Ok, das sag nicht viel, wäre nicht das erste Mal, wenn die BIOS Darstellung "etwas" falsch wäre. Aber wenn die einen screenshot haben, haben sie hardware Zugriff, und dann sollte es recht einfach sein, nachzuprüfen wieviel der Referenztakt beträgt. Es wird auch auf der Seite explizit 8x333 erwähnt.
Aber nach wie vor bin ich skeptisch *suspect*
Vielleicht hat das board wirklich einen Referenztakt von 333, aber nur aus dem Grund weil bei den frühen Engineering Sample die Speicherteiler noch nicht richtig funktionierten. Kann ja auch gut möglich sein.
Wie schon geschrieben, wieso sollte AMD wieder sowas wie einen Athlon C (FSB266) und Athlon B (FSB200) einführen. Den Multiplikator werden sie kaum freischalten *lol*
Auf der andren Seite ist der Referenztakt ja bekanntermaßen bei den meisten boards recht flexibel einstellbar, bei den meisten boards kann man ja locker bis 333 MHz übertakten, manchmal auch bis 400. Taktet das ASRock 939Dual-SATA2 mit seinem M2 Upgrade Sockel vielleicht aus diesem Grund so gut ?
Bleibt dann nur ein Fragezeichen bei den neuen HTr Speeds > 1000.
Fazit : Abwarten, und bis dahin *noahnung* :)
ciao
Alex
Um auf einen Teiler von 8 zu kommen, braucht man demnach bei 2.600 MHz Takt einen 5:3 Teiler.
Die Formel ist dann 13/(5/3) = 7,8 und davon das nächstgrößere Integer -> 8 :)
???
Um auf einen Teiler von 8 zu kommen, braucht man einen Teiler von 8. Was soll das mit 5/3?
Du willst 333MHz Takt für den Speicherbus
=> 2600/333 = 7.8
aufrunden ergibt 8
Die reale Frequenz ist dann 2600/8=325 ergibt DDR2-650.
Skeptisch stimmt mich nur die chinesische Seite hier:
http://cpu.zol.com.cn/21/217692.html
Da ist ein screenshot, der DDR667 zeigt.
Ok, das sag nicht viel, wäre nicht das erste Mal, wenn die BIOS Darstellung "etwas" falsch wäre. Aber wenn die einen screenshot haben, haben sie hardware Zugriff, und dann sollte es recht einfach sein, nachzuprüfen wieviel der Referenztakt beträgt. Es wird auch auf der Seite explizit 8x333 erwähnt.
Wieso? Mein BIOS zeigt mir auch DDR333 an, wenn ich Multi auf 10, Referenztakt auf 240 und im BIOS DDR333 wähle, obwohl der Speicher dann genau mit 200MHz (DDR400) läuft. Das BIOS zeigt an, was eingestellt ist, d.h. das jeweilige Setting, nicht die reale Frequenz, die ja durch C&Q im Betrieb jeweils auch etwas anders ausfallen kann.
Außerdem wird auf der Seite auch explizit 2.6GHz erwähnt (und nicht 2.67GHz).
Edit:
Der Screenshot stammt übrigens von einem Engineering Sample mit 2.4GHz. Da ist der Referenztakt also nie und nimmer 333MHz (Multi 7.2 wäre ja wohl reichlich schräg). Sie schreiben bloß, das der X2-5000+ 2.6GHz haben soll.
???
Um auf einen Teiler von 8 zu kommen, braucht man einen Teiler von 8. Was soll das mit 5/3?
Du willst 333MHz Takt für den Speicherbus
=> 2600/333 = 7.8
aufrunden ergibt 8
Die reale Frequenz ist dann 2600/8=325 ergibt DDR2-650.
Guckst Du konkret eine Seite früher:
http://www.xbitlabs.com/articles/cpu/display/athlon64-e3-mem_6.html
Danach weisst Du, wie der Takt ermittelt/erzeugt wird :)
Wieso? Mein BIOS zeigt mir auch DDR333 an, wenn ich Multi auf 10, Referenztakt auf 240 und im BIOS DDR333 wähle, obwohl der Speicher dann genau mit 200MHz (DDR400) läuft. Das BIOS zeigt an, was eingestellt ist, d.h. das jeweilige Setting, nicht die reale Frequenz, die ja durch C&Q im Betrieb jeweils auch etwas anders ausfallen kann.
Außerdem wird auf der Seite auch explizit 2.6GHz erwähnt (und nicht 2.67GHz). Klar ist bekannt, deswegen habe ich ja auch geschrieben es wäre nicht das erste Mal ...
ciao
Alex
Guckst Du konkret eine Seite früher:
http://www.xbitlabs.com/articles/cpu/display/athlon64-e3-mem_6.html
Danach weisst Du, wie der Takt ermittelt/erzeugt wird :)
Habe ich gesehen und danach gewußt, daß xbitlabs keinen Plan haben, wie das wirklich funktioniert.
Ihre Gleichung
DRAM_frequency = CPU_frequency / ceil (CPU_multiplier / DRAM_frequency_divider)
ist nonsense und müßte lauten:
DRAM_frequency = CPU_frequency / ceil (CPU_frequency / desired_DRAM_frequency)
Die "DRAM_frequency_divider", von denen xbitlabs sprechen, sind nicht existent. Das ist einfach Blödsinn.
http://anandtech.com/cpuchipsets/showdoc.aspx?i=2587
das FX- Rätsel scheint gelöst:
Q1'06: FX-60 = 939 / also 2* 2,600 GHz
dazu ab Q2'06:
FX-62 = M2 / also wohl 2* 2,83 oder 2* 2,80 GHz mit DDR-II 800 Einstellung
X2 5000 = M2 / also 2* 2,667 GHz
ab Q4'06 dann der X2 5200+, der wohl technisch den FX-62 beerben wird (Der Sprung von 2,667 auf 2,80 GHZ würde dann etwa den 200+ beim Rating entsprechen)
xxmartin
03.11.2005, 22:25
http://anandtech.com/cpuchipsets/showdoc.aspx?i=2587
das FX- Rätsel scheint gelöst:
Q1'06: FX-60 = 939 / also 2* 2,600 GHz
dazu ab Q2'06:
FX-62 = M2 / also wohl 2* 2,83 oder 2* 2,80 GHz mit DDR-II 800 Einstellung
X2 5000 = M2 / also 2* 2,667 GHz
ab Q4'06 dann der X2 5200+, der wohl technisch den FX-62 beerben wird (Der Sprung von 2,667 auf 2,80 GHZ würde dann etwa den 200+ beim Rating entsprechen)
Zumindest die FX-60 Info scheint 100% zu stimmen, wenn man mal das kleine Update liest. ;D
Würde im übrigen auch noch einen X2 5000+ für S939 nach sich ziehen, als 2.6 GHz Manchester.
Sind die Single-Core Orleans eigentlich alles 1 MB Parts?
mtb][sledgehammer
03.11.2005, 22:41
http://anandtech.com/cpuchipsets/showdoc.aspx?i=2587
das FX- Rätsel scheint gelöst:
Q1'06: FX-60 = 939 / also 2* 2,600 GHz
Ich sehe dort eigentlich keine Lösung außer einer Tabelle mit Modellnummern und Sockeln, Kernen und Lauch Dates. Nichts zu Taktraten.
(...)
Die "DRAM_frequency_divider", von denen xbitlabs sprechen, sind nicht existent. Das ist einfach Blödsinn.
Hmm, nur komisch, dass DFI die "blödsinnigen Multiplier" sogar mit ins BIOS aufnimmt.
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2469&p=3
Hast Du irgendwelche Quellen oder sonstige Referenzen um Deine Weisheit zu untermauern ? Dann lass uns bitte daran teilhaben *massa*
ciao
Alex
HenryWince
04.11.2005, 01:42
Habe ich gesehen und danach gewußt, daß xbitlabs keinen Plan haben, wie das wirklich funktioniert.
Ihre Gleichung
DRAM_frequency = CPU_frequency / ceil (CPU_multiplier / DRAM_frequency_divider)
ist nonsense und müßte lauten:
DRAM_frequency = CPU_frequency / ceil (CPU_frequency / desired_DRAM_frequency)
Die "DRAM_frequency_divider", von denen xbitlabs sprechen, sind nicht existent. Das ist einfach Blödsinn.
;D
Wenn du die Referenzfrequenz mit 200MHz annimmst ist es doch äquivalent:
CPU_frequency = CPU_mulitplier * Referenzfrequenz
desired_DRAM_Frequency = DRAM_frequency_divider * Referenzfrequenz
DRAM_Frequency = CPU_frequency / ceil (CPU_mulitplier * Referenzfrequez / DRAM_frequency_divider * Referenzfrequenz)
... dann noch kürzen und du siehst das beides auf das gleiche raus läuft.
AMD dokumentiert die Einstellung im Bios & Kernel Developers Guide mit DRAM Ziel-Frequenzen, aber technisch wird es über einen Divider realisiert. Das Bios programiert dazu die MemClk Bits im 'DRAM Configuration High Register' -- zufälligerweise sind das genau 3 Bit... Im Guide findet man folgende Tabelle
DRAM MEMCLK Frequency (MemClk)—Bits 22–20. Specifies the DRAM MEMCLK frequency in MHz. It is possible to program this field for a higher frequency than the maximum allowed by the processor. Refer to the processor data sheet for the maximum operating frequency allowed for a given processor implementation.
000b = 100 MHz
001b = reserved
010b = 133 MHz
011b = reserved
100b = reserved
101b = 166 MHz
110b = reserved
111b = 200 MHz
Hmm, nur komisch, dass DFI die "blödsinnigen Multiplier" sogar mit ins BIOS aufnimmt.
http://www.anandtech.com/tradeshows/showdoc.aspx?i=2469&p=3
Hmm, nur komisch, daß DFI bei den Auswahlmöhlichkeiten als erstes die "desired_DRAM_frequency" zu stehen hat und erst als zweiten Punkt das irgendwie über ein Verhältnis auszudrücken versucht. Übrigens ist da schon wieder der nächste Fehler versteckt. Da steht nämlich irgendwas von RAM/FSB. Das muß Referenztakt statt FSB heißen.
Hast Du irgendwelche Quellen oder sonstige Referenzen um Deine Weisheit zu untermauern ?
Wie wäre es zum Beispiel mit dem schon von Bokill verlinkten Artikel hier auf P3D (http://www.planet3dnow.de/artikel/hardware/fx53cg/3.shtml)? Oder diverse Dokumentationen von AMD zu dem Thema?
Mein Problem mit diesem "DRAM_frequency_divider" ist ja nicht, daß man damit nicht auf seine RAM-Taktfrequenz kommt, sondern daß damit ein Zusammenhang suggeriert wird, der so nicht gegeben ist. Es ist kein Teiler mit diesem Wert vorhanden, es wird da also auch keine Frequenz im Verhältnis 5:3 (oder wie auch immer) geteilt. Das ist technisch einfach anders realisiert. Der wirkliche Speicherteiler wird vom Prozessor anhand des vom BIOS vorgegebenen "Zieltakts" des RAMs und seiner aktuellen Taktfrequenz* gewählt. Das ganze ist ja dank Cool&Qiet dynamisch, sprich, der Teiler ändert sich beim Wechsel der P-States.
* Besser gesagt der Frequenz, mit der der Prozessor "glaubt" zu laufen. Der Referenztakt wird ja extern vorgegeben. Änderungen an diesem wirken sich deswegen natürlich nicht auf den Speicherteiler aus. Die CPU hat also intern eine kleine Tabelle, die einfach für jede Kombination von Multiplikator und Zielfrequenz einen Teiler vorgibt.
HenryWince hat ja oben schon aufgeführt, wie AMD das definiert hat. Der Speichercontroller kann vom BIOS übrigens auch mit den "reserved" Einstellungen für die Speicherfrequenz programmiert werden (soweit ich weiß, werden dazu insgesamt die Bits 20-24 des "DRAM Configuration High" Registers benutzt, Bits 23 und 24 sind offiziell auch reserviert). Das sind dann die inoffiziellen DDR466 und DDR500 usw. Modi der Revision E. Die älteren Revisionen interpretieren die Angaben übrigens zum Teil auch schon (aber mit anderen Zuordnungen).
So, ich hoffe, damit ist das Thema der Speicherteiler dann abgeschlossen.
HenryWince
04.11.2005, 08:32
Eine Anmerkung hätte ich noch. Der "echte" Teiler ist das was bei dem Table-Lookup raus kommt, d.h. ceil (CPU_frequency / desired_DRAM_frequency). Dieser Wert gibt an nach wievielen CPU-Zyklen der DRAM-Controller einen Speicherzyklus fährt.
Zumindest die FX-60 Info scheint 100% zu stimmen, wenn man mal das kleine Update liest. ;D
Würde im übrigen auch noch einen X2 5000+ für S939 nach sich ziehen, als 2.6 GHz Manchester.
Sind die Single-Core Orleans eigentlich alles 1 MB Parts?
Socket 939 hat ja 'nur' 80 A maximalen Strom.
Für eine FX-60 Selektion als 'low Ampere' und Mainboards, die über der AMD Spezifikation liegen = eher die hochpreisigen, dürften die 2* 2,6 GHz machbar sein.
Für einen größere Anzahl ist dies einfach zu wenig Strom. Beim So.940 Opteron wählt SUN für 2* 2.6 GHz daher eine 95A Definition (wie wohl später beim So.1207 auch üblich) und der M2 ist serienmäßig damit ausgestattet (*).
Ein 5000+ für So. 939 kann ich mir daher nicht vorstellen, auch wäre der Sprung dann untypisch hoch im Vergöleich zum 4800+ (2,4 GHz)
[sledgehammer;2461568'
http://anandtech.com/cpuchipsets/showdoc.aspx?i=2587
]Ich sehe dort eigentlich keine Lösung außer einer Tabelle mit Modellnummern und Sockeln, Kernen und Lauch Dates. Nichts zu Taktraten.
Das steht zwischen den Zeilen ;D
Ein 3.0 GHz FX hätte sicherlich die Bezeichnung FX59 erhalten und 2* 2,6 GHz /939 erscheinen technisch schon das äußerste, was machbar ist.
Dazu ein FX62 /M2 in Q2'06 ergänzt um den X2 5000+ /M2 schränkt auch hier die Möglichkeiten deutlich ein.
Unklar sind die Taktraten, aber die 333/400 sind schon öfters gefallen.
Letzlich hat auch Intel dieses Problem. Beim Yonah haben wir FSB667 und CPU-Taktraten im 166 MHz Raster. Beim Conroe ist aber FSB800 zu erwarten, was wiederum CPU-Taktstufen von 200 MHz erwarten läßt.
Synchron zum CPU-Takt getaktete DRAMs haben einen (kleinen) Performancevorteil, wie schon die Untersuchungen an Intel DDR-II Boards zeigen.
Daher nehme ich solche Werte auch bei AMD (M2) an.
(*) M2, 95 A und Sempron
AMD will den M2 ja als Standartsocket etablieren, da ist der Schritt von ca. 50A (So.A) und 65 A (So.754) auf 95 A im Budget-Bereich recht teuer.
Zudem ist ein 90nm Single-Core oder später ein 65nm DC der Mittelklasse sicherlich bei weitem nicht so stromhungrig. Aktuell liegen die 90nm SC bei ca. 45 A max., da könnte AMD eigentlich noch eine Budget-Spezifikation von ca. 50A alternativ vorgeben.
Würden M2 CPUs wie die Mobil-Chips mit min. Takt und nicht mit vollem Takt starten, könnte selbst ein versehentlich gesteckter X2 oder FX das System nicht schädigen und zumindest würde die CPU bei min. Takt laufen.
Die Mainboarder könnten dann trotz gleichem Socket Budget-Linien fahren, die eben nicht alle M2 CPUs aufnehmen würden.
Teuer bleibt das Dual-Channel DDR-II 667, aber vielleicht ist beim M2-Sempron ein Single-Channel Betrieb vorgesehen. Beim So. S1 reicht ein Channel ja auch aus.
Ein 5000+ für So. 939 kann ich mir daher nicht vorstellen, auch wäre der Sprung dann untypisch hoch im Vergöleich zum 4800+ (2,4 GHz)
Wieso denn das? Ein 2*2.6GHz mit je 512kB L2 würde doch perfekt auch in das bisherige Schema passen. Der FX60 für Sockel 939 wäre dann einfach die Version mit je 1MB L2.
Warten wir es einfach ab. Lange kann es ja nicht mehr dauern, bis handfeste Informationen da sind.
Das steht zwischen den Zeilen ;D
Ich glaube eher, Du fantasierst zu viel ;)
Hans Fuchs
04.11.2005, 17:39
Wie so sollte der M2 nicht gleich mit DDR2 800 und für billig Systeme mit 667(650)kommen. DDR2 667 ist schon voll im Markt und DDR2 800 gibt es auch schon zu kaufen. Wen der M2 in frühstens 4 Monate auf den Markt ist kann man wohl volle unterstützung für DDR2 800 erwarten. Der Ref.Takt von 200Mhz könnte man dan auch ohne "Geschwindichkeitseinbusen" beibehalten.
walljumper
04.11.2005, 20:07
der Referenztakt ist für die Performance doch egal. :)
an DDR2-800 stören wohl die schlechten Latenzen; cl3 sollten es für einen a64 schon sein.
xxmartin
04.11.2005, 20:58
der Referenztakt ist für die Performance doch egal. :)
an DDR2-800 stören wohl die schlechten Latenzen; cl3 sollten es für einen a64 schon sein.
Die massive Bandbreite, die DDR2 auf dem Athlon64 bieten kann, wird alle Latenzen der Welt wettmachen. Es gibt mittlerweile genug DDR2 Riegel, die 900-1000 MHz rennen:
http://www.xbitlabs.com/articles/memory/display/corsair-8000ul.html
http://www.xbitlabs.com/articles/memory/display/crucial-ballistix.html
http://www.xbitlabs.com/articles/memory/display/ddr2-oc1ghz.html
Bei effektiven 1 GHz DDR2 hat man eine Dual-Channel Performance von satten 16 GB/s. Davon kommen vielleicht nur 13-15 GB/s tatsächlich an, aber selbst das wird jedes Sockel 939 System mit 250-300 MHz DDR1 und 6-8 GB/s heftigst vernaschen - da interessieren keine Timings mehr.
Hans Fuchs
04.11.2005, 23:33
Da kann ich nu zustimmen :)
walljumper
05.11.2005, 10:37
aus dieser Guide (http://www.planet3dnow.de/vbulletin/showpost.php?p=1850349&postcount=1)
Bekanntermaßen besitzt der A64 den Memory-Controller auf der CPU und dieser arbeitet hochgradig effizient. Im DualChannel Betrieb mit gut 6-8 GB/s Speicherbandbreite habe ich ein Verhalten in SiSoft Sandra festgestellt, welches klar zeigt, daß in diesen gigantischen Bandbreiten-Regionen der Speicher kein Flaschenhals mehr ist, sondern dessen Nutzung alleinig von der Leistung der CPU abhängt.
Also wenn der A64(1,8Ghz) schon bei den ~6gb/s kaum hinterkommt dann braucht man ~ das dreifache, 5,4 ghz oder 2*2,7ghz(beide cores 100%ausgelastet) um die 15gb/s nutzen zu können.
der Referenztakt ist für die Performance doch egal. :)
an DDR2-800 stören wohl die schlechten Latenzen; cl3 sollten es für einen a64 schon sein. Bei DDR2-800 sind die Speicherzellen im Speicherchip genau so schnell wie bei DDR-400 (PC 3200), daher wird ab "DDR2-666" diesen Bandbreitenvorteil zunehmend Vorteile bieten.
Zudem ist DDR2 von dem Busaufbau her robuster, und insgesamt auch stromsparend, auch nicht ganz unwesentliche Eigenschaften. Bei DDR2-800 gab es in der JEDEC auch den Vorschlag eine Einzelverbindung von Speicherkontroller und Speicherriegel zu etablieren (-> Abkehr vom Speicher-Bus). Wie weit der JEDEC-Stand derzeit ist, kann ich aber nicht sagen.
MFG Bobo(2005)
Starcraftfreak
05.11.2005, 14:31
Eine kleine Verständnisfrage:
Normalerweise müssten die Latenzen doch mit steigendem Takt abnehmen, da die einzelnen Takte einfach weniger Zeit für sich beanspruchen (t=1/f). Hängt die resultierende Gesamtlatenz nun von der internen Taktfrequenz, die nicht höher ist als vorher, oder von der "virtuellen" Taktung (also 667MHz, 800MHz) ab?
Die Timings habe ich mal außen vor gelassen. Nur sollte nach meinem Verständnis CL4 bei 800MHz genauso schnell sein wie CL2 bei 400MHz.
Hans Fuchs
05.11.2005, 17:05
Wen ich das richtig versanden hab ja.
CL 2 sagt das es 2 Taktzyklen dauert bis die Antwort kommt. Bei DDR2 400 mit CL2 sind es 0,01Sec(1Sec/200Mhz x 2). und bei DDR2 800 mit CL4 sind es auch 0,01Sec(1Sec/400Mhz x 4)
CL 2 sagt das es 2 Taktzyklen dauert bis die Antwort kommt. Bei DDR2 400 mit CL2 sind es 0,01Sec(1Sec/200Mhz x 2). und bei DDR2 800 mit CL4 sind es auch 0,01Sec(1Sec/400Mhz x 4)
Nicht so ganz. Da hast Du dich um ein paar Größenordnungen verrechnet.
1/200MHz=5ns
2 Takte bei DDR-400 dauern also 10ns = =10^-8 s = 0.00000001s
4 Takte bei DDR(2)-800 dauern ebenfalls so lange.
Ein Speicherzugriff kann aber unterschiedlich lange dauern. Im ungünstigsten Fall muß man die Latenzen addieren. Deswegen dauert das bis zu fast 40ns bei DDR400 2-2-2 (30ns kommen von den Speicherzellen, der Rest vom Controller mit einem A64, bei Speichercontroller im Chipsatz kommt da noch einiges mehr dazu).
DonGeilo
09.11.2005, 19:53
habt ihr vllt eien kurze zusammen fassung was neu kommt außer DDR2 support ?
Und verändert sich an denn Prozis was !? Intel wird ja wohl blad einen neuen CPU auf basis der PM bzw PIII bringen wird AMD da reagieren ? Und meint ihr AMD bringt vllt sowas wie die HT Technologie ?
habt ihr vllt eien kurze zusammen fassung was neu kommt außer DDR2 support ?
Und verändert sich an denn Prozis was !? Intel wird ja wohl blad einen neuen CPU auf basis der PM bzw PIII bringen wird AMD da reagieren ? Und meint ihr AMD bringt vllt sowas wie die HT Technologie ?
1. DDR2 (definitiv)
2. Eventuell FB-DIMM bei dem Opteron
3. Pazifica (definitiv)
4. Presidio (definitiv)
5. Möglicherweise ein verbessertes HyperTransportlink Protokoll (ziemlich sicher)
6. Definitiv wird AMD 2006 KEIN "HT" (HyperThreading intel`s Machart -> SMT ist ein allgemeinerer Begriff) bringen.
7. Horus wird als Zusatzchip die SMP Fähigkeiten beim K8 deutlich verbessern (ziemlich sicher)
DonGeilo
09.11.2005, 22:02
1. DDR2 (definitiv)
2. Eventuell FB-DIMM bei dem Opteron
3. Pazifica (definitiv)
4. Presidio (definitiv)
5. Möglicherweise ein verbessertes HyperTransportlink Protokoll (ziemlich sicher)
6. Definitiv wird AMD 2006 KEIN "HT" (HyperThreading intel`s Machart -> SMT ist ein allgemeinerer Begriff) bringen.
7. Horus wird als Zusatzchip die SMP Fähigkeiten beim K8 deutlich verbessern (ziemlich sicher)
2 Was das ?
3.Was das ?
4 Was das ?
7 Was das ?
6. Warum nicht ?? Ich finde es gut !
PuckPoltergeist
09.11.2005, 22:28
2 Was das ?
3.Was das ?
4 Was das ?
7 Was das ?
SuFu! Ist hier schon ausführlich diskutiert worden.
6. Warum nicht ?? Ich finde es gut !
Weil es auf dem K7/K8 keine Vorteile bringt. Die Ausführungseinheiten sind offenbar auch so schon gut genug ausgelastet.
Hans Fuchs
12.11.2005, 23:00
Wie hab Dual Core, da brauchen wir kein SMT mehr.
Das ist quatsch.
DEC mit dem Projekt EV-8 sah ausdrücklich SMT vor, und der 21464 war eine sehr effektive Architektur.
Auch AMD müsste langsam in die Pötte kommen und zusätzlich SMT anbieten. Praktisch alle anderen CPU-Schmieden bieten Dual-Core (bzw. Multicore) und zusätzlich SMT.
IBM, Sun, Intel, ARM, MIPS, Fujitsu und viele andere bieten es schon, oder werden es in absehbarer Zeit bieten. Es ist einfach auch eine Frage der Ökonomie (Stichwort Manpower) einen Dual-Core zu machen und den Kern so umzustricken, dass zusätzlich Symmetrisches Multithreading möglich ist.
Intel zeigte ja, dass unter bestimmten Umständen die Threads sich gegenseitig behindern können und so die Leistung zurückgeht. Alle anderen haben versucht dieses Performancerisiko zu minimieren (Stichwort: umschaltbare Threadingfähigkeiten zur Laufzeit, ohne Reboot).
MFG Bobo(2005)
Auch AMD müsste langsam in die Pötte kommen und zusätzlich SMT anbieten. Praktisch alle anderen CPU-Schmieden bieten Dual-Core (bzw. Multicore) und zusätzlich SMT.
Intel hat beim Yonah und Merom/Conroe SMT gestrichen.
Beim Cell wird SMT verwendet umd die durch Vereinfachung am G5 häufiger brach liegenden Units doch sinnvoll zu beschäftigen.
Die effektive Ausnutzung der Hardware ist das primäre Ziel von SMT. Im Zusammenhang mit Virtualisierung / virtuellen CPUs taucht diese Aufgabe (in leicht veränderter Fragestellung) in den nächsten Jahren wieder auf. Dazu sind eben n-virtuelle CPUs aus OS-Sicht möglichst effektiv auf physikalische Cores und SMT-Fähigkeiten zu verteilen.
Aktuell erscheint aber bei Dual-Core weitere zusätzliche Cores per SMT noch im high end Bereich sinnvoll (Xeon MP). Die Verbindung Virtualisierung <-> Cores/SMT hat zumindest Intel noch recht grob gestrickt beim Xeon MP ab 2006 im Einsatz.
Ob AMD bei einem 65nm Quad-Core noch mehr Vorteile hätte, wenn der zusätzlich eigentlich Okta-Core (4 physikalische, aber 8 logische CPUs) wäre sollte man sich gründlich überlegen.
Der Markt für 16++ Core Designs ist (heute) begrenzt und der Quad-Core könnte als Dual-Socket 8 Cores bieten bzw. (ohne Horus-Chipsatz) bei 4 Sockets eben 16 physikalische Cores bieten.
Bei den Plänen mit bis zu 32 Cores je Socket (AMD-Analystentag 2005) könnte man sich auch 8/16 physikalische und 16/32 virtuelle vorstellen.
Ich tippe mal, daß hier auch die Weiterentwicklungen von SMT bei Intel für AMD die Vorlage für Projekte sind. Kommt von denen erst mal nichts und der Markt verlangt nicht explizit danach hat AMD keinen Handlungsbedarf.
Der Xeon zeigt in Teilbereichen, dass SMTsehr wohl sinnvoll ist. Zu dumm nur, dass intels SMP gnadenlos ausgebremst wird durch ihren letztendlich uralten Pentium Pro Bus.
Wenn der Kern von AMD so effektiv wäre, dann müssten doch die Vorteile von integriertem Speicherkontroller und breitbandigem Kurzlatenz-Link doch gar nicht so leistungsmässig wiegen.
Das tun sie aber teilweise sehr gravierend, bei anderen Teilbereichen hebt sich der K8 so gut wie nicht ab, gegenüber dem alten K7 Kern.
Kurzgesagt. AMD stand sicherlich immer wieder vor der Frage SMT Ja/Nein und musste sich entscheiden, ob praktisch mit der gleichen Manpower SMT implementiert wird mit einem Leistungszuwachs von ca. 15% und immer dem Risiko auch Leistungseinbrüche zu bekommen, oder ...
Mit der gleichen Manpower einen zweiten Kern (und noch mehr) einen Leistungszuwachs von ca. 25-40 % zu bekommen mit praktisch 0 Risiko eines Leistungseinbruches.
Das Design des K7/K8 machte es sicherlich auch leichter sich gleich für einen Dual-Core zu entscheiden, weil schon im Kern selbst Wert auf hohe Effizienz gelegt wurde. Dass dieser aber ausgelastet sein soll, das halte ich für ein Gerücht. Solange Speicher- und CPU Takt Welten auseinander liegen, wird dies auch nicht anders sein. Und lange Pipelines verschäfen das Problem auch in Zukunft noch, solange es Zeit kostet falsche Einträge in der Pipeline wieder zu leeren.
Der jüngst angekündigte Fujitsu SPARC VI umschifft einige Auslastungsprobleme dadurch, dass zur Laufzeit auch mal einem Task alle CPU Resourcen zur Verfügung stehen.
Sun macht es sich "einfacher" indem sie ihren Rock nicht nur 2xfach SMT, sondern gleich 4xfach SMT auf dem Wege mitgeben.
Der SPARC VI wird auch für andere Computeraufgaben genommen, als der Rock (viele SPARC III auf einem Die). Der SPARC VI gehört eher in die Klasse eines Power5, Power5+, Power6, Opteron, Itanium.
MFG Bobo(2005)
M2-Board mit VIA K8T900 aus: http://www.hkepc.com/bbs/viewthread.php?tid=507649
(s. anderes Kühler-Design)
Als DualGFX und Standard per K8T890
Der M2 kommt sogar noch mit AGP - mit K8T800 pro Unterbau (2. Bild)
http://www.hkepc.com/bbs/attachment.php?aid=312903&noupdate=yes
http://www.hkepc.com/bbs/attachment.php?aid=312904&noupdate=yes
Der M2 kommt sogar noch mit AGP - mit K8T800 pro Unterbau
Was habe ich die ganze Zeit über die Kompatibilität der M2-Plattform mit der bisherigen HT-Infrastruktur gesagt? Ein M2-Sockel kannst Du sogar noch auf ein altes Board mit AMD-Chipsatz der 8000er-Serie löten.
Was habe ich die ganze Zeit über die Kompatibilität der M2-Plattform mit der bisherigen HT-Infrastruktur gesagt? Ein M2-Sockel kannst Du sogar noch auf ein altes Board mit AMD-Chipsatz der 8000er-Serie löten.
Natürlich geht dies technisch. Auch die ASROCK-Boards mit Erweiterungsslot für M2 müssen ja mit dem alten Chipsatz klar kommen.
Ungewöhnlich aber, das Mitte 2006 noch AGP-Boards auf den Markt kommen.
Allerdings wurde erst jüngst von 75% AGP zu 25% PCIe gesprochen.
Bei Intel-Designs ist zudem die PCIe immer noch leicht langsamer im Vergleich zu AGP.
Vielleicht schätzt VIA auch für 2006 den AGP-Markt noch wichtig ein.
Das ist nicht ungewöhnlich, sondern lediglich eine Einsicht in den Markt.
Es wurde offensichtlich in einer konzertierten Aktion keine Kombilösung lautstark propagiert, sondern die Industrie setzte voll auf einer "ganz oder gar nicht- Stratgie".
Schaut man sich den Speichermarkt mit seinen Mainboards an, so gab es immer wieder Übergangslösungen. Zumindest in der Hinsicht war der i915 kompatibel zu DDR1 und DDR2, leider "vergass" man da noch AGP zu implementieren.
Ich wette dass bei der Cebit 2006 zum dritten mal PCI-Express als Ei des Kolumbus gepriesen wird, als Non-Plus Ultra des realistischen Gameplay (bald nur ohne Gewaltspiele (http://www.orthy.de/orthy/modules.php?name=News&file=article&sid=1480)).
Ich kann gut verstehen, dass man sein an sich prima AGP-Athlon 64 Mainbord nicht rausrupfen will, nur weil die Grafikkartenhersteller unwillig sind weitere AGP GrafikKarten herauszubringen. ATI musste unter anderem auch deswegen sich eine blutige Nase holen und NVIDA lachte sich scheckig mit einer GFORCE 6600 für AGP.
Hybridlösungen tun Not, schon 2 Jahre, womöglich wäre es mit Kombilösungen für PCI-Express sogar schneller gegangen.
Und das mit dem M2 Sockel und HyperTransport ist nun wirklich ein alter Hut (na ja nicht für alle war das ein alter Hut (http://www.planet3dnow.de/vbulletin/showpost.php?p=2474480&postcount=4)).
MFG Bobo(2005)
Das ist nicht ungewöhnlich, sondern lediglich eine Einsicht in den Markt.
Hybridlösungen tun Not, schon 2 Jahre, womöglich wäre es mit Kombilösungen für PCI-Express sogar schneller gegangen.
s. http://www.tecchannel.de/news/themen/technologie/433024/
10.11.2005 Intel nimmt Fertigung des 865GV wieder auf
AGP 4/8*, no PCIe x1/ x16 inside.
Ok, zu schwach für Win Vista, aber das dauert ja noch länger.
Oder in Ergänzung mit ner Budget - DirectX Graka dann doch.
[Spekualtion]
Anfang 2006 nimmt Intel die Fertigung des Banias wieder auf - für low power Notebooks.
Zusätzlich noch den Gallatin, der als 'Pentium eco' den Celeron in Office PCs für Win Vista x86-32 und Vorgänger ersetzen wird.
[\Spekualtion]
Zum Design von PCIe ... Intel gehört dafür auf den Mond geschossen !
Intel hätte den PCI-Slot um wenige Pins für alternativen PCIe x1 erweitern wüssen.
AGP hätte eben ebenso eine 2* 8 o. 16 Erweiterung bekommen - das wärs dann gewesen. Allerdings stört sich dies an der Planung von Intel für zukünftige PCIe Versionen. Vielleicht hätte hier ein Zusatzkabel - später einmal optische Verbindung - den AGP-Steckplatz sonnvoll & kompatibel erweitert.
... Intel hätte den PCI-Slot um wenige Pins für alternativen PCIe x1 erweitern wüssen. Es gab solche Vorschläge.
AGP hätte eben ebenso eine 2* 8 o. 16 Erweiterung bekommen - Die letzte oder vorletzte Version (ab AGP 8x) konnte 2 AGP-Karten zeitgleich parallel betreiben. Es machte aber so gut wie niemand.
Was den Pinout, die (eingesparte) Verdrahtung, ungeteilte und isochroner (zeitgleiche) Bandbreite angeht ist PCI-E auf jeden Fall ein echter Fortschritt.
Nur bei der Frequenz von 2,5 GHz könnte man anderer Meinung sein, da scheint es bis jetzt noch echte Schwierigkeiten zu geben. Auch jetzt noch wird Rambus gerufen als Entwicklungshelfer für Logikschaltungen und Routing ... 2 Jahre nach Einführung!
Was den Pinout, die (eingesparte) Verdrahtung, ungeteilte und isochroner (zeitgleiche) Bandbreite angeht ist PCI-E auf jeden Fall ein echter Fortschritt.
Da schon
Aber der Strombedarf im Mobilbereich ist daneben und ein x1/x16 Kombi wird jetzt propriätär von einigen versucht.
Intel hat sich mit AGP 8* (sollte VIA / AMD schocken ... das AGP-8 Layout war zunächst ein Albtraum für die anderen Chipsatzhersteller und Mainboarder) selbst bzgl. PCIe selbst ein Bein gestellt.
Der Performance-Sprung *2 (AGP 8* auf x16) theoretisch war einfach zu gering um einen neuen Standard zu etablieren. Der schnelle Rückkanal (GraKa nach Chipsatz) wird bis heute noch nicht benötigt.
Wahrscheinlich wird sich PCIe x16 aber Jahr um Jahr doch etablieren, weil eben das Layout einfacher ist und man AGP 8* wirklich nicht nachtrauern muss.
Aber es wird ein langsamer Wechsel und wir werden so noch lange Mainboards mit AGP kaufen können (mein nächstes bekommt auch AGP)
xxmartin
20.11.2005, 22:00
Schaut mal hier:
http://www.mpl.be/products.aspx?id=25&sid=136
Der FX-60 Dual-Core, Opteron 185 und Opteron 285 (immer 2*2.6 GHz, 2*1M) allesamt als "soon" verfügbar gelistet für Sockel 939. Eventuell kommt da sogar noch vor Weihnachten Leben in die Bude? Hieß ja bisher gerüchteweise noch Q1/06.
Schaut mal hier:
http://www.mpl.be/products.aspx?id=25&sid=136
Eventuell kommt da sogar noch vor Weihnachten Leben in die Bude? Hieß ja bisher gerüchteweise noch Q1/06.
AMD kündigt immer einige Wochen vorher seine CPUs den OEMs /Distributoren an.
Intel will ab 1. Januar einige Preise anpassen, da dürfte sich AMD etwa in dieser Zeitregion orientieren. Ok, am 15. Dezember 2003 erschient unerwartet der Athlon 64 3000+ (mit teildeaktivierten L2 als Vorläufer zum späteren Newcastle).
Aber da wollte man eher die DIE-Lager für 2003 leeren.
AMD hat ja erst mit der Fab36 /90nm Serienfertigung genügend Möglichkeiten an der Preis-/Leistungsschraube zu drehen.
Realistisch erscheint mir sehr früh im Januat der FX-60 und nachfpögende der Opteron x85. Spät in Q1'06 = CeBit 2006 dann die ersten M2-CPUs und dann im Laufe von Q2'06 bis Q3'06 dann die ganzen Preisklassen als M2-Varianten.
Desertdelphin
10.12.2005, 15:08
Das elektrische Design am Socket (mit 940 Pins) wurde abgeändert und ist nicht kompatibel (Zusatzpin verhindert Falschbestückung) zum 939.
Ähm hab gradmal mim Sockel 939 verglichen...
1. Der hat die Aussparungen an der selben stelle wie der sockel 939 (muss mich irgendwo verkuckt haben)
2. Wenn se ein EXTRALOCH machen kann ich meine 939 CPU immernoch in M2 stecken... Nöh? Ihr versteht?
Ähm hab gradmal mim Sockel 939 verglichen...
1. Der hat die Aussparungen an der selben stelle wie der sockel 939 (muss mich irgendwo verkuckt haben)
2. Wenn se ein EXTRALOCH machen kann ich meine 939 CPU immernoch in M2 stecken... Nöh? Ihr versteht?
Welches Foto eines M2- Sockets wurde verwendet ?
Im Netz gibt es einige Seiten, die einen So.940 als M2 präsentiren.
Es muß 'M2' auf dem Socket stehen.
Rein technisch kann eine 939 CPU nicht auf einem M2-Board funktionieren.
DDR-I Riegel haben eine Terminierung per Widerständen auf dem Mainboard, DDR-II ff. im Speicherchip selbst. Daher ist ein Kombibetrieb nicht möglich, die CPU kann Minimum den Speicher nicht ansteuern.
mocad_tom
30.01.2006, 10:43
Laut dem Inquirer soll der Sockel M2 verspätet sein:
http://www.the-inquirer.com/?article=29320
Meiner Ansicht nach wird der M2 bewusst nach hinten gelegt, weil diese Plattform optimal auf der Höhe ist.
Siehe auch hier - Seite 30:
http://www.bellmicro.com/SystemBuilder/presentations/Chris.pdf
Der Opteron 1xx + Sockel M2 (Santa Ana) sind erst für Q3 2006 eingeplant.
Hingegen ist der Sockel F schon für Q2 2006 drin.
Und hier nochmal eine stärkere Bestätigung für diese These:
http://www.cloetens.be/indeling/2006-01_MSIproductroadmap.pdf
Auf Seite 19-21 sind drei Sockel F-Boards drin, aber keine Sockel M-Boards.
Auch der Sockel S1 scheint vor dem Sockel M2 zu kommen.
Besonders freue ich mich schon auf das MS-1040(Seite 23). Wird dem heutigen MSI S270 sehr ähnlich sehen, nur mit Sockel-S-Infrastruktur.
http://www.msi.com.tw/images/product_img/nb_img/S270_big.jpg
Bis dahin mit hoffentlich funktionierendem C3-State.
Grüße,
Tom
Technisch betrachtet läuft ja alles gut:
- Opterone bald verfügbar
- Turion X2 schon mit Produkten belegt
Der K8-Core ist als DDR-II tauglich geworden ...
Allerdings könnte es ja sein, daß AMD beim Desktop den So.AM2 nach hinten schiebt und dann dafür 65nm /eSiGe etwas vorzieht. Jüngst hat sich AMD ja $500 Millionen an der Börse besorgt für die Fertigung.
Mal weiter spekuliert:
- AMD stellt den X2 Pacifica-Core bis Q3'06 auf SOI-65nm / eSiGe um (ca. 120 statt grob 220 mm2 / Pacifica in 90nm)
- Sempron und Single-Core A64 kommen wie vorgesehen noch in SOI-90nm (ca. 75-125 mm2)
AMD könnte dann kompakte X2 Core für den gehobenen Mainstream-Markt ausliefern und bzgl. Performance und Stromverbrauch mit dem Conroe mithalten.
Ein SOI-65nm eSiGe könnte um 60-80 Watt bei Taktraten nahe 3 GHz machbar sein, für die Single-Core erscheinen die 67 Watt oder kleiner auch für 2,4 - 2,6 GHz machbar (s. Single-Core Turion). Die 65 Watt TDP vom Conroe wären also von AMD grob erreichbar.
AMD hat ja schon vor Wochen verlauten lassen, daß CPUs mit hohem Strombedarf bald kaum noch verkäuflich sein werden.
Da erscheinen die bisherigen Planungen bzgl. So.AM2 (95 A, 120 Watt) doch nicht sehr marktgängig für 2006. Also 'mein Wunsch' wäre ein Design mit den 'alten' 60 A, also bei max. 1,3 V der CPUs für <78 Watt ausgelegt. Für höherer getaktete X2-Designs in 90nm kaum umsetztbar. Lediglich der Quad-Core in 65nm müßte mehr Saft erhalten (95 A - vgl. So.F)
Beim Server ist es relativ egal. Die Netzteile / Boardregler arbeiten eh mit deutlich höherem Wirkungsgrad, da sind die 95 A / So.F auch im Zusammenhang mit CPUs im IDLE oder später SOI-65nm eSiGe sinnvoll sind. Zudem haben wir bzgl. So.F ja die Quad-Option zu beachten.
In Summe erscheint jetzt die Verzögerung realistisch.
Allerdings nicht aufgrund von technischen Problemen bei AMD (s. Turion X2, So.F), sondern eben unter Berücksichtigung der neuen Marktsituation beim Desktop ab Mitte 2006. Man es es eigentlich nur wünschen, daß AMD 65nm etwas früher bringt und beim Strombedarf abrüstet.
Laut dem Inquirer soll der Sockel M2 verspätet sein:
http://www.the-inquirer.com/?article=29320
Meiner Ansicht nach wird der M2 bewusst nach hinten gelegt, weil diese Plattform optimal auf der Höhe ist. ... Optimal auf der Höhe? Wenn man Foren so liest, so ist der Verbraucher schon längst bereit für DDR2 auf AMD Plattformen.
... Auch der Sockel S1 scheint vor dem Sockel M2 zu kommen.
Die Frage ist, wie stark wird AMD auf Sockel M2 und seinen Athlon 64 im M2 Sockel setzen. Auch wenn AMD nicht von Heute auf Morgen sofort wechseln wird, bedeutet ein Wechsel auf Sockel AM2/M2 einen Bruch mit der bisherigen Infrastruktur.
Ist der Speichermarkt schon bereit dafür einem zusätzlichen Marktanteil von +20% zusätzlich zu bedienen? Immerhin ist abzusehen, dass AMD schon bei PC2 5300/PC2 6400 einsteigen wird. Ein sanfterer Übergang für den Speichermarkt ist da mit der von der Stückzahl geringeren Serverplattform mit Sockel F, sowie dem Mobil-Markt mit Sockel S zu machen.
Eine Abschätzung und Prognose wage ich aber nicht, allenfalls die Vermutung ab Mitte/Ende April [18.-22.] Sockel F Launch. Schleichende Einführung Sockel S. Spätestens zur Computex Taiwan, möglicherweise gar zu Cebit 2006 könnte der Sockel S offiziell eingeführt werden. Ein Launch der Sockel M2/AM2 zur "Back to School" [September] empfinde ich da als zu spät, Computextime [Anfang Juni] wäre da meiner Ansicht nach schon spät genug.
MFG Bobo(2006)
Ist der Speichermarkt schon bereit dafür einem zusätzlichen Marktanteil von +20% zusätzlich zu bedienen? Immerhin ist abzusehen, dass AMD schon bei PC2 5300/PC2 6400 einsteigen wird.
Ein sanfterer Übergang für den Speichermarkt ist da mit der von der Stückzahl geringeren Serverplattform mit Sockel F, sowie dem Mobil-Markt mit Sockel S zu machen.
PC5300 kommt ja schon in Stückzahlen beim Yonah.
PC6400 / DDR-II 800 liegt schon in der Schublade.
Zudem wird Intel / Conroe ab Mitte 2006 Unmengen an DDR-II benötigen, sodaß die DRAM-Hersteller sich eh schon umstellen müssen.
Mir erscheint eher das Problem, daß AMD in 90nm einfach thermisch zu ungünstige X2 erhalten würde. Auch die 2* 2,6 GHz mit 95 Watt für Pacipica Opterone ist für den Desktop und 2006 einfach zu hoch.
Da hilft AMD nur SOI-65nm / eSiGe und das ist eben vor Mitte 2006 nicht machbar.
Allein Single-Core o. Semprone für So.AM2 bringt einfach nichts.
Zumindest die mainboardhersteller scheinen fertig zu sein ...
http://gathering.tweakers.net/forum/list_messages/1108517
Also doch keine Verspätung ? Naja braucht halt noch AMD CPUs zum laufenden System ..
ciao
Alex
Zumindest die mainboardhersteller scheinen fertig zu sein ...
http://gathering.tweakers.net/forum/list_messages/1108517
Also doch keine Verspätung ? Naja braucht halt noch AMD CPUs zum laufenden System ..
Eine Verspätung erscheint eh Quatsch, da die Produkte ja schon seit Monaten bei OEMs sind und AMD sein Debugging sicherlich noch früher beendet hatte.
Nachdem die Fertigungstechnik identisch mit der laufenden Produktion ist, fehlt auch hier jeder technische Hintergrund.
AMD wird allerdings eine interen Roadmap haben, die sich stark an die Inbetriebnahme der Fab36 anlehnen dürfte. Aber die läuft ja auch schon seit Mitte November '05, was auch kein Problem mehr darstellen dürfte.
Rückblickend betrachtet hatten wir (s. 939) früh erste Mainboard-Samples und dann bis April/Mai/Juni jeweils die Produkte im Handel.
Q2 für ein neues Produkt ist eh durch die übliche Nachfragedelle in diesem Quartal sinnvoll.
Übrigens, besser später ein ausgereiftes Produkt ohne Bugs (s. 65nm Netburst ohne SpeedStep - http://www.heise.de/newsticker/meldung/69157, Yonah ohne funktionsfähie Virtualisierung - http://the-inquirer.com/?article=29434), als früh im Laden, dafür aber zig BIOS-Updates oder dauerhaft fehlende Funktionen der CPU.
Die obigen Bilder machen mir mal wieder Freude.
Die Mainboards sind fertig, die OEMs dürften gerade noch am BIOS feilen und im Laden stehen in einigen Monaten dann voll funktionsfähige und weitgehend ausgereifte Produkte.
Den Erstkäufern dürfte natürlich erfahrungsgemäß auch dann ein späteres BIOS-Update nicht erspart belieben, aber eben für Kleinigkeiten oder die typ. Inkompatibilitäten von wenigen speziellen Karten oder Devices.
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K9 Platinum, naja Marketing und Pacifica
und 6* SATA, dafür nur noch 1* PATA und kein FDD mehr .. tja, eine Ära geht zuende.
http://img71.imageshack.us/img71/3823/k9n023kf.jpg
!! Socket M2 !! - so der NAME des neuen Socket (einfach das Bild unten etwas abdunkeln)
http://img53.imageshack.us/img53/9871/k9n014wk.jpg
Tigerfox
03.02.2006, 11:49
Oh bitte keine Verschiebung auf den Sommer. Ich warte schon mindestens 1/4 Jahr geduldig auf M2 und hab mir jedes AUfrüsten seit dem Verkniffen.
Selbst wenn der schon im April kommt kann ich dadurch einige Spiele erst lange nach Release zocken (z.B. Gothic 3).
Captn-Future
03.02.2006, 11:56
Das Board sieht ja schon ganz nett aus, aber:
- ein PCIe 1x Slot wieder nicht nutzbar(direkt neben der primären GraKa
- nur einmal PATA? Kommt für mich nicht in Frage
- FDD scheint nicht bestückt zu sein.
- Kein 2. PATA Kanal aber noch LPT!
Auf jeden Fall sitzt der NForce4 nicht mehr hinter einem 16x PCIe-Slot. Wofür ist denn der große Molex-Stecker hinter dem oberen Slot?
- nur einmal PATA? Kommt für mich nicht in Frage
Wofür ist denn der große Molex-Stecker hinter dem oberen Slot?
a) Wenn es am schönsten ist, dann sollte man Abstand nehmen ...
Die primäre Platte(n) wird man eh sinnvollerweise als SATA nehmen, ältere PATA kann man ja per USB-Adapter anschließen.
Zudem könnte es sein, daß wir bei DVD jetzt entlich auch SATA im Mainstream erhalten - wer brauch schon 6* SATA Platten ?
b) Dürfte Zusatzstrom für die GraKas bringen. Die klassischen HD/DVD Stromstecker benötigt man eh nicht mehr für SATA. also gleich einen davon aufs Mainboard umstellen.
Bem: FDD- Anschluß // kommt ja dann vielleicht doch in Serie / Retail-Markt. OEMs hingegen bestücken eh nicht mehr mit der FDD.
xxmartin
07.02.2006, 15:43
Scheinbar werden alle AM2 Prozessoren direkt bis DDR2-1200 und 18.75 GB/s im Dual-Channel ausgelegt sein ... ;D
http://www.hardwareluxx.de/story.php?id=3589
Martin
Scheinbar werden alle AM2 Prozessoren direkt bis DDR2-1200 und 18.75 GB/s im Dual-Channel ausgelegt sein ... ;D
http://www.hardwareluxx.de/story.php?id=3589
Martin Wie soll das bitteschön gehen?
Was bedeuten denn 18,7 GB/s? Ist das viel? Nein, definitiv nicht!
DDR2 führt im Namen gleich die Bandbreite im Namen. PC 2 6400 ist derzeit das maximale bei DDR2 (Speicherzellentakt 200 MHz). PC 3200 ist derzeit das Maximum nach JEDC (Speicherzellentakt 200 MHz).
PC-2 6400 ist aber noch nicht ganz in trockenen Tüchern, PC-2 5300 aber schon (DDR2 667). Machen wir mal zwei Speicherkanäle (128 Bit daraus) ist die Bandbreite Speicher ca. 10.600-10.700 MB/s. Pappen obendrauf noch hübsch die Bandbreite bei derzeitigem HyperTransport mit 8000 MB/s drauf, dann hat man elendig stockkonservative Angaben.
Denkt man sich den derzeitigen HyperTransport Standard 2.0 mit max. 1400 MHz -> 2800 MHz Symboldatenrate 11.200 MB/s und PC-2 6400 liegen wir locker bei über 20 GB/s und das mit einem angedachten fast regulären Standard PC-2 6400 ...
6400 MB/s Speicher-Kanal 1 DDR2
6400 MB/s Speicher-Kanal 1 DDR2
11200 MB/s HyperTransport 2.0 1,4 GHz Takt
24.000 MB/s Gesamtbandbreite Bei Htr. 2.0 1,4 Ghz + Dual Channel PC-2 6400
Jede Speicherschätzung darüber sind Gehirnblähungen.
MFG Bobo(2006)
xxmartin
07.02.2006, 17:39
@ Bokill
Ja, hast recht. Hab vergessen, die Hypertransport-Bandbreite abzuziehen. :]
Scheinbar werden alle AM2 Prozessoren direkt bis DDR2-1200 und 18.75 GB/s im Dual-Channel ausgelegt sein ... ;D
http://www.hardwareluxx.de/story.php?id=3589
Martin
Ich bezweifle, dass es jemals einen DDR 2 1200 Standard geben wird, bei DDR hats schon nicht über DDR400 gereicht, obwohl einige Hersteller bereits mit 466 und 533 vorgeprescht waren.
DDR 3 steht nächstes Jahr in den Startlöchern, wer will dann noch glühende DDR 2 Module? *noahnung*
mtb][sledgehammer
07.02.2006, 18:47
Aber seht seht: Wo sind denn plötzlich diese ach so komischen Taktangaben hin, welche sich nicht durch 200 teilen lassen?
http://www.hkepc.com/bbs/attachments_dir/ext_gif/info_4YPXnAdoGrCE.gif
Captn-Future
07.02.2006, 18:53
[sledgehammer;2591107']Aber seht seht: Wo sind denn plötzlich diese ach so komischen Taktangaben hin, welche sich nicht durch 200 teilen lassen?
http://www.hkepc.com/bbs/attachments_dir/ext_gif/info_4YPXnAdoGrCE.gif
Und alle sollen den gleichen Kern haben? Trotz unterschiedlicher Cache-Größen? Das sieht mir mehr nach Wunschvorstellung als Wahrheit aus.
xxmartin
07.02.2006, 19:05
[sledgehammer;2591107']Aber seht seht: Wo sind denn plötzlich diese ach so komischen Taktangaben hin, welche sich nicht durch 200 teilen lassen?
http://www.hkepc.com/bbs/attachments_dir/ext_gif/info_4YPXnAdoGrCE.gif
Man hat sich scheinbar dafür entschieden, den Referenztakt/Generatortakt der AM2 Plattform weiterhin bei 200 MHz zu belassen und andere Hypertransport- und Speichertakte weiterhin mittels geeigneter Multiplikatoren/Teiler zu generieren. Ist an sich auch die sinnigste Lösung. Denn ob man 1000 MHz HT nun durch 3*333.3 oder 5*200 erzeugt ist ja vollkommen egal.
Ist mit den 2000 MHz eigentlich eine Verdopplung der bisherigen HT-Geschwindigkeit gemeint oder einfach nur eine geschönte Marketingangabe für bidirektional bzw. DDR-Verfahren?
Hallo!
Wenn jetzt alles Windsor Kerne sind, sind dann die 512kb versionen welche mit abgeschaltenem L2 oder etwa nur ein anderes stepping?
Lg Maxxx
Captn-Future
07.02.2006, 19:26
Je länger ich mir die Liste anschaue desto unwarscheinlicher wird alles. Irgenwo hab ich mal gelesen DDR2 würde einen Perormanceschub bringen. Warum bliebe dann ein jetziger X2 3800 mit 2000GHz immer noch ein 3800er?
Das riecht übel nach Fake wenn ihr mich fragt.
Hans Fuchs
07.02.2006, 19:26
In der ersten Jahreshälfte 2007 will dann auch AMD auf die 65 nm Fertigung umsteigen, die dann mit dem Brisbane Kern Einzug halten wird. In der zweiten Jahreshälfte 2007 sollen dann auch die Sempron Prozessoren auf die 65 nm Fertigung umgestellt werden. Hierzu ist der Sparta Kern vorgesehen.
65nm erst 2007? Hoffentlich stimmt das nicht ???
... Ist mit den 2000 MHz eigentlich eine Verdopplung der bisherigen HT-Geschwindigkeit gemeint oder einfach nur eine geschönte Marketingangabe für bidirektional bzw. DDR-Verfahren? (Mit Vorbehalt)
Da ist I/O Speed gelistet, das ist meiner Meinung nach die Symboldatenrate. Die ist nichts anders wie der reale Takt x 2 (da DDR Übertragungsverfahren).
Man kann es auch so sehen, wenn es 2000 MHz physikalischer HyperTransporttakt bedeutet mit einer Sysmboldatenrate von 4000 MHz, dann ist noch weniger Speicherbandbreite da ... ;D ... kaum anzuehmen bei DDR2, was ja höhere Bandbreite verspricht. ;)
PS: @xxmartin
Entschuldige den harten Tonfall zu den Bandbreiten. Ich sehe hier schon die nächste Ente flattern, weil leichtsinnig Phantasiespeichermodule beschrieben werden.
Das ist wie stille Post, wenn man nicht schon am Anfang 110% eindeutig ist, dann tauchen solche unausrottbaren Enten wie "Sockel 900", "Sockeltod Opteron 939*" auf ... und nur weil alle mal wieder von sich gegenseitig abschreiben. ... und das mit dem höheren HyperTransport Referenztakt bei 333 MHz bewegt sich auch noch auf luftigen (Enten-)Schwingen**.
* = "Der Sturm im Wasserglas. Sockeltod 939" (http://www.orthy.de/modules.php?name=News&file=article&sid=1505) [orthy.de].
** = "Ein intimes Gespräch unter HyperTransportdevices" (http://www.orthy.de/modules.php?name=News&file=article&sid=1508) [orthy.de].
Mir geht das ziemlich auf den Sack, wenn News nach dem Prinzip "Ich wünsch mir was" zusammengekritzelt werden. Aber wer hört schon auf mich, so etwas warnendes will keine Sau hören ... Wunschkonzerte auf Enten und Schwanenschwingen hingegen lassen die dollsten Luftschlösser entstehen.
mtb][sledgehammer
07.02.2006, 20:16
Ist mit den 2000 MHz eigentlich eine Verdopplung der bisherigen HT-Geschwindigkeit gemeint oder einfach nur eine geschönte Marketingangabe für bidirektional bzw. DDR-Verfahren? Ich will mal wieder betonen, das Hyper Transport immernoch die einzige Technologie ist, welche nicht mit diesen geschönten Marketingangaben wirbt. Beim K7-Athlon Bus (EV-6) hat AMD immer die Taktrate der Daten angegeben, nicht die des Busses. Bei allen DDR Speichern liest man die Datentaktrate (im Fall von DDR2 ist das das vierfache der reellen Taktrate). Und Intel gibt bei seinen QPBs auch nicht den reellen Takt von max. 266 MHz sondern den der Daten mit bis zu 1066 MHz an.
Wenn jetzt alles Windsor Kerne sind, sind dann die 512kb versionen welche mit abgeschaltenem L2 oder etwa nur ein anderes stepping?In diesem Fall würde ich darauf tippen, dass (falls es kein Fehler ist), die zunächst noch geringeren Stückzahlen aus dem teureren Kern zu versorgen und erst später auch den 2*512 KB Kern zu fertigen.
Je länger ich mir die Liste anschaue desto unwarscheinlicher wird alles. Irgenwo hab ich mal gelesen DDR2 würde einen Perormanceschub bringen. Warum bliebe dann ein jetziger X2 3800 mit 2000GHz immer noch ein 3800er? Die Frage ist dabei wiederum, mit welchem Speicher sind die Sockel AM2 Prozessoren schneller als ihre alten Brüder. Mit PC2-3200 werden sie wahrscheinlich eher hinterherhinken, mit PC2-4200 dürfte es sich etwa die Wage halten und erst mit PC2-5300 erwarte ich, dass man wirklich mehr Performance spürt.
mocad_tom
07.02.2006, 20:28
http://www.cloetens.be/indeling/2006-01_MSIproductroadmap.pdf
Auf Seite 21 wird DDR2-800 bestätigt.
Ausserdem wird der HTX-Port erwähnt(Seite 20)kommt im Juni.
Captn-Future
07.02.2006, 22:01
[sledgehammer;2591320'] Die Frage ist dabei wiederum, mit welchem Speicher sind die Sockel AM2 Prozessoren schneller als ihre alten Brüder. Mit PC2-3200 werden sie wahrscheinlich eher hinterherhinken, mit PC2-4200 dürfte es sich etwa die Wage halten und erst mit PC2-5300 erwarte ich, dass man wirklich mehr Performance spürt. Schon klar, nur die Hersteller von Mainboards werden bestimmt nicht wegen schlechterer Performance die ganzen Aufriss machen. Entweder es gibt direkt "potentere" Prozessoren mit DDR2 800 oder der Sockel 939 machts noch ne weile. Ausserdem sollte ja auch AMD daran interessiert sein, die gleichen Prozessoren mit neuem Sockel und anderem Memory-Controller als Raketen zu verkaufen. Bloss um Intel auszustechen.
Man hat sich scheinbar dafür entschieden, den Referenztakt/Generatortakt der AM2 Plattform weiterhin bei 200 MHz zu belassen und andere Hypertransport- und Speichertakte weiterhin mittels geeigneter Multiplikatoren/Teiler zu generieren. Ist an sich auch die sinnigste Lösung. Denn ob man 1000 MHz HT nun durch 3*333.3 oder 5*200 erzeugt ist ja vollkommen egal.
Ist mit den 2000 MHz eigentlich eine Verdopplung der bisherigen HT-Geschwindigkeit gemeint oder einfach nur eine geschönte Marketingangabe für bidirektional bzw. DDR-Verfahren?
Wenn AMD jetzt vielleicht noch einen externen 66 MHz Takt als Basis für die internen Takte im 200 MHz Raster verwendet kann ich beruhigt mich schlafen legen.
Der Hypertranport entsteht also aus 66*3*n bzw. eben bekannter ais 200*n'.
Der CPU-Takt ebenso aus dem gleichen Takt.
Der Speichertakt von 667 aus 66*10.
Natürlich könnte man beim FX62 auch 66*12 einstellen .. ?... ! ... = DDR-II 800.
Dann hätten wir eine schöne Struktur, wobei ich mir auch für die anderen X2 ein flexibles takten des Speichers vorstellen könnte.
Hübsch das Geheimnis des 5000+ - einfach 512k-L2
Es dürfte tatsächlich der gleiche Windsor -Core sein, da AMD per Fab36 ja nicht mehr mit dem DIE geizen muß.
Rund 200mm2 für eine CPU der $200-$250 Klasse wird AMD nicht arm wg. Kosten machen
Wäre noch abzuwarten ob AMD gleich zu EFI statt BIOS rät (die Apple Yonah haben das schon). Dann hätten nur noch reine Sempron-Boards ein altes BIOS (s. nvidia Sonderchipsätze für den Sempron), während der A64 gleich komplett modernisiert wird.
http://www.cloetens.be/indeling/2006-01_MSIproductroadmap.pdf
Auf Seite 21 wird DDR2-800 bestätigt.
Ausserdem wird der HTX-Port erwähnt(Seite 20)kommt im Juni.
genau -was für So.F geht, dürfte beim gleichen Core auch für So.M2 gelten -> DDR-II 800.
[sledgehammer;2591320'] Die Frage ist dabei wiederum, mit welchem Speicher sind die Sockel AM2 Prozessoren schneller als ihre alten Brüder. Mit PC2-3200 werden sie wahrscheinlich eher hinterherhinken, mit PC2-4200 dürfte es sich etwa die Wage halten und erst mit PC2-5300 erwarte ich, dass man wirklich mehr Performance spürt.
Ok, AMD kann den OEMs die Wahl des Speichers nicht vorschreiben.
Genau wie HP heute mit PC2700 kann man sich manchen Unsinn vorstellen.
Vorgesehen ist aber nur PC5300 bzw. PC6400 - der alte langsamen DDR-II Schrott davor ist nur was Oldtimer-Sammler.
Selbst für onboard Grafik und Sempron dürfte aber PC5300 = DDR-II 667 der Standard sein, wozu die Chips auch drosseln ?
Starcraftfreak
08.02.2006, 16:31
Nachdem ich ca. 2 Monate abwesend war, muss ich feststellen, dass sich hier im Forum nichts geändert hat ;)
@Topic:
Ich finde es ehrlich gesagt besser, dass AMD nicht wieder das Modellnummernspiel treibt. So sind die neuen CPUs leichter mit den alten zu vergleichen. Man wird durch die schnellere Speicheranbindung eben einen Plattformvorteil bei manchen Anwendungen spüren. Man muss auch bedenken, dass manche Tasks überhaupt nicht auf schnelleren Speicher reagieren, von daher ist es ok, das Schema nicht auf den Kopf zu stellen.
Bei den X2-CPUs wird das bisherige Schema konsequent weitergeführt. Der FX-62 hat hier ne ziemlich hohe TDP, vermutlich wieder so ne bescheidene AMD-Angabe. DDR2-667 ist offensichtlich die offizielle Grenze. Ist die DDR2-800 Spezifikation eigentlich schon fertig? Speichermodule gibt es ja schon zuhauf, aber das soll nichts heißen. Ich hoffe dennoch, dass die CPUs vom Start weg DDR2-800 unterstützen (z.b. so wie Rev. E DDR500 unterstützt). Wenn AMD so etwas mit nem neuen Kern nachliefert, gibt es wieder reines Chaos. Da es für die Opterons schon sicher erscheint, nehme ich mal stark an, dass es am Desktop auch unterstützt wird.
franky_jones
11.02.2006, 14:38
Mal ne andre Frage: 8)
Was glaubt ihr wie hoch die Preise so sein werden? Werden die sich an den Vorgängermodellen orientiern und dann die Vorgänger billiger oder werden die neuen Modelle eher mehr Kosten???
NeuerBenutzer
11.02.2006, 15:12
Mal ne andre Frage: 8)
Was glaubt ihr wie hoch die Preise so sein werden? Werden die sich an den Vorgängermodellen orientiern und dann die Vorgänger billiger oder werden die neuen Modelle eher mehr Kosten???
1) die Preise werden sich wohl am Vorgänger orientieren
2) nein, die Preise für die Sockel 754 und 939 Prozessoren werden garantiert nicht billiger werden. Im Gegenteil nach einiger Zeit werden diese wohl steigen, besonders wenn nicht mehr ausreichende Stückzahlen bei den Händlern sind.
Mal ne andre Frage: 8)
Was glaubt ihr wie hoch die Preise so sein werden? Werden die sich an den Vorgängermodellen orientiern und dann die Vorgänger billiger oder werden die neuen Modelle eher mehr Kosten???
Die Meßlatte dürfte wohl Intel vorgeben: http://www.computerbase.de/news/hardware/prozessoren/intel/2006/februar/neues_conroe_merom_woodcrest/
Da AMD etwas beim Takt für gleiche Performance vs. Conroe zulegen muß,
dürften wir GHz satt und Dual-Core für deutlich weniger Geld bekommen.
Bem:
Wieso AMD / So. AM2 bei DDR-II 667 am Limit sein sollte ist mir ein technisches Rätsel.
Der Hypertransport packt heute schon 2 Gigabit / Pin, da sind die 0,667 Gigabit/ Pin bei DDR-II geradezu läppisch dagegen.
Selbst DDR-III 1200 wäre noch bescheiden und noch unterhalb vom So.754 = 1,6 Gigabit/ Pin Niveau.
http://the-inquirer.com/?article=29682
6. Juni 2006 - die Fertigung Stepping F soll lt. obiger Meldung ab So 30. April beginnen (danach würde AMD nur 5 Wochen ab Waferstart bis zu den Händlern benötigen - etwas knapp s. z.B. Herstellungsdaten beim Winnie)
Obiger Launch wäre aber kompatibel zu bisherigen Infos zur Roadmap der Chipsatzhersteller und Desktop-Produkten.
Allerdings paßt 6. Juni nicht beim Turion X2, aber der könnte da etwas früher vorgesehen sein.
---
http://the-inquirer.com/?article=29683
Auch AMD live kommt also am 6.Juni - mit 35 bis 65 Watt (hat AMD endlich mal seine CPUs nachgemessen, oder wie ?!)
ghostadmin
14.02.2006, 13:48
doofe Frage, warum kann man nicht den S939 abändern damit er zum RAM kompatibel ist?
p4z1f1st
14.02.2006, 14:03
ich hab mich schon lange nicht mehr in der materie "aufgehalten", aber wenn mich nichts täuscht, sind das schlichtweg zu wenige pins....
(falls falsch, korrigiert mich einfach, Bokill, rkinet, xxmartin, etcpp ;D )
was willst du überhaupt fragen?
ghostadmin
14.02.2006, 14:21
ich?
warum überhaupt der neue Sockel? Doch nicht nur wegen dem RAM oder?
ich?
warum überhaupt der neue Sockel? Doch nicht nur wegen dem RAM oder?
Es geht eh nicht, daß gleichzeitig DDR-I und DDR-II unterstützt wird, da DDR-I Terminierungswiderstände benötigt.
AMD könnte prinzipiell zwar den gleichen Core einmal für DDR-I und dann für DDR-II intern verschalten, aber das Kompatibilitätsproblem der vielen DRAM-Module und Widrigkeiten bei DDR-I durchs Layout dürften hier viele Fragen aufgeworfen haben.
Das DDR-II Designs ist viel gutmütiger und wird AMD viel Ärger mit DRAMs ersparen.
Zudem hat AMD beim So.AM2 sicherlich mit Blick auch auf DDR-III und zukünftigen Hypertransport-Versionen Änderungen eingeführt.
Dazu noch die Virtualisierung, deren Auswirkung auf die Chipsätze wir nicht kennen.
In Summe ein Ärgernis für Aufrüster, aber die CPU-Versorgung für So.939 bricht ja nicht plötzlich Mitte 2006 ein, was somit verschmwerzbar wäre. So.939 ist zudem stark AGP-lastig, was ja auch nur noch begrenzt zukünftig verwendet wird.
Mit dem Ende von 939 UND 754 wird AMD wieder zurück auf einen Desktop/Notebook/Live-Socket zurückfinden, was Kostenvorteile für die User verspricht.
ghostadmin
14.02.2006, 20:46
Kostenvorteil mal schauen, früher kosteten AMD CPUs die Hälfte vom Intel Pendant und jetzt nicht mehr viel weniger
Dadurch das die Produktpalette im Moment so breit ist kann man die Preise der neuen Produkte natürlich schön oben halten und wird so den "alten Krempel" zu höchstpreisen los
Crashman
22.03.2006, 14:52
Mal wieder was neues:
http://www.hkepc.com/hwdb/am2-4800-7.htm
MfG
Mal wieder was neues:
http://www.hkepc.com/hwdb/am2-4800-7.htm
MfG
Jo und selbe Sandra Bandbreite wie der THG Test ...
Wird also nach wievor die "verbuggte" Version sein.
Andre Möglichkeit wäre, dass der Memorycontroller wirklich so schlecht ist, aber das hoffe ich mal nicht.
Anand "fürchtet" sich auch schon(vom 6.März): http://www.anandtech.com/weblog/default.aspx#279[
ciao
Alex
Crashman
22.03.2006, 15:10
Jip. Auch die Cache Anbindung scheint relativ schlecht zu sein.
Da kann man nur hoffen, dass sich bis zur Auslieferung noch was tut.
MfG
raven-666
22.03.2006, 15:30
ich glaube nicht, daß sich hier noch viel tut.
denke so: zwischen fertigung, packaging und auslieferung werden rund 8 wochen vergehen, wenn die cpus am 06.06 bei den händlern sein sollen, dann sind die produkte jetzt schon in produktion.
ich kann mir max. vorstellen, daß sich etwas an den leistungsdaten mit einer neuen revision ändert.....
traurig, aber wahr
idenke so: zwischen fertigung, packaging und auslieferung werden rund 8 wochen vergehen, wenn die cpus am 06.06 bei den händlern sein sollen, dann sind die produkte jetzt schon in produktion. Jo, aber die getestete Version entstammt eben der Produktion von vor X Wochen .. :)
Edit:
Hier nochein Test, ziemlich das gleiche Resultat:
http://www.google.com/translate?u=http%3A%2F%2Fdiy.yesky.com%2Fcpu%2F389%2F2339889.shtml&langpair=zh-CN%7Cen&hl=en&ie=UTF8
ciao
Alex
xxmartin
22.03.2006, 20:36
denke so: zwischen fertigung, packaging und auslieferung werden rund 8 wochen vergehen, wenn die cpus am 06.06 bei den händlern sein sollen, dann sind die produkte jetzt schon in produktion.
Wenn man bei HKEPC mal ganz genau hinschaut, erkannt man etwa folgendes:
ZDV 2400 IAA6xx
VCBDF 0545 VPMW
1437763L40271
Natürlich nicht ganz eindeutig, aber zumindest das 0545 ist ziemlich offensichtlich. Ein Heatspreaderaufdruck enthält einen schätzungsweise 6-8 Wochen älteren Core unter der Haube. Von daher ist das ein mindestens halbes Jahr altes Sample und wird dasselbe Pressesample sein, was bisher im Netz rumgeisterte.
Was allerdings die "2400" bedeutet ist mir nicht klar. Deutet irgendwie auf ein kleineres Modell hin (Sempron etc.) allerdings widerspricht die 6 in IAA6 dem etwas, da diese ja für 2 MB L2-Cache steht. Und ich glaube nicht, daß Semprons oder Single-Cores mit 2 MB Cache bedacht werden.
Oder aber AMD hat das Performance-Rating halbiert? Jedenfalls nicht schlüssig das Foto.
Was allerdings die "2400" bedeutet ist mir nicht klar. Deutet irgendwie auf ein kleineres Modell hin (Sempron etc.) allerdings widerspricht die 6 in IAA6 dem etwas, da diese ja für 2 MB L2-Cache steht. Und ich glaube nicht, daß Semprons oder Single-Cores mit 2 MB Cache bedacht werden.
Oder aber AMD hat das Performance-Rating halbiert? Jedenfalls nicht schlüssig das Foto.
Ich denke mal bei Engineering Samples gibts kein rating und es ist schlicht und einfach die gute alte Taktfrequenz ;D
ciao
Alex
xxmartin
22.03.2006, 21:28
Ich denke mal bei Engineering Samples gibts kein rating und es ist schlicht und einfach die gute alte Taktfrequenz ;D
lol ... tja, manchmal versucht man mehr zu interpretieren als man muß ... danke für die doch relativ naheliegende Erleuchtung ... :]
xxmartin
24.03.2006, 23:03
L3 scheint ja mittlerweile zumindest für die FX und Opteron Reihe relativ wahrscheinlich. Aber 256-bit Speicheranbindung (ohne NUMA) anstatt 128-bit? Ist das realistisch vom Boardlayout oder reine Fantasie vom INQ?
http://www.theinquirer.net/?article=30513
Of course, there is also another possibility. A 256-bit memory controller, doubling the bandwidth of current 128-bit and adding complexity to the memory configuration with at least four populated slots.
L3 scheint ja mittlerweile zumindest für die FX und Opteron Reihe relativ wahrscheinlich. Aber 256-bit Speicheranbindung (ohne NUMA) anstatt 128-bit? Ist das realistisch vom Boardlayout oder reine Fantasie vom INQ?
http://www.theinquirer.net/?article=30513 Man muss nicht nur immer so leistungsfixiert denken ...
AMD will zwar auch FB-DIMM einführen irgendwann, aber und das ist das entscheidende Punkt. Sie wollen mit DDR2/DDR3 vermutlich die Speicherdichte mit ihren Serverlinien höher treiben. Ein verdoppeltes Speicherinterface hilft dabei ganz enorm und macht FB-DIMM erst bei deutlich gesteigerten Bedarf von Speichern notwendig.
So kann AMD nach wie vor kurze Speicher-Latenzzeiten in das Schlachtfeld führen und bereitet den Weg auch für Multicores vor, ohne dass bei Multicores die Speicherbandbreite zu knapp wird.
Dass es alles anders kommen kann bestreite ich nicht, es ist von meiner Seite lediglich eine Einschätzung ... mehr nicht.
MFG Bobo(2006)
mtb][sledgehammer
24.03.2006, 23:34
Also ich halte 256 Bit für sehr sehr unwahrscheinlich. Das ist was für Grafikkarten, aber ich denke auf Mainboards braucht man dafür einfach zu viele Layer.Zumal man dann immer 4 Module zusammen verbauen muss.
Und ganz ehrlich: DC DDR-2 800 ist leistungsmäßig exakt gleich wie QC DDR400. AFAIK werden intern bei DDR-2 die doppelte Anzahl an Speicherzellen angesprochen wie bei DDR1. Und damit man die doppelte Datenmenge dann auch übertragen kann muss die Datenrate eben vier mal so schnell wie die Chips sein. (bei DDR nur zweimal)
Ich muss aber ganz ehrlich sagen, dass es mir oft schwer fällt, den Inqu richtig zu interpretieren, da doch oft einiges an Ironie, Humor, Slang usw. verpackt ist.
xxmartin
24.03.2006, 23:38
AMD will zwar auch FB-DIMM einführen irgendwann, aber und das ist das entscheidende Punkt. Sie wollen mit DDR2/DDR3 vermutlich die Speicherdichte mit ihren Serverlinien höher treiben. Ein verdoppeltes Speicherinterface hilft dabei ganz enorm und macht FB-DIMM erst bei deutlich gesteigerten Bedarf von Speichern notwendig.
[sledgehammer;2655917']Also ich halte 256 Bit für sehr sehr unwahrscheinlich. Das ist was für Grafikkarten, aber ich denke auf Mainboards braucht man dafür einfach zu viele Layer.Zumal man dann immer 4 Module zusammen verbauen muss.
Für Server gehe ich bei 256-bit auch gerne mit. Für halbwegs bezahlbare Desktop-Mainboards (Mainstream+Performance) halte ich es allerdings auch für nahezu ausgeschlossen.
HenryWince
24.03.2006, 23:40
@mtb
Aber 256-bit Speicheranbindung (ohne NUMA) anstatt 128-bit? Ist das realistisch vom Boardlayout oder reine Fantasie vom INQ?
Das Gerücht würde ich definitiv dem Reich der Phantasie zuordnen. Beim Inq kann man fast nur noch den Artikeln von Charly einigermaßen trauen. Beim Rest der Authoren glaub ich manchmal die haben keinen blassen Schimmer wovon sie schreiben...
xxmartin
24.03.2006, 23:45
Zum Thema AM2 mal noch eine Unterseite aus dem Link von mocad_tom
http://www.hkepc.com/hwdb/am2-4800-2.htm
Der FX-62 (2*2.8G) soll über 3 Quartale bestehen bleiben - sieht nicht sehr schön aus, finde ich. Und der FX-64 wohl als 65nm Part auch nur mit 2*3.0G und erst ab Q1/07 ... ich denke, da muß noch einiges mehr passieren.
Crashman
25.03.2006, 00:51
Aber ob vor den 65nm CPU's noch ein 90nm Modell mit L3 Cache dazwischengeschoben wird? Ist denn der Einbau von L3 Cache ohne größere Änderungen am Chip-Design möglich und sinnvoll?
Ich denke eher, dass AMD für die Spitzenmodelle den 65nm Prozess vorziehen wird (evt. unter Verzicht auf ein paar Optimierungen). Ein halbes Jahr haben sie ja praktisch noch Zeit.
MfG
[sledgehammer;2655917']Also ich halte 256 Bit für sehr sehr unwahrscheinlich. Das ist was für Grafikkarten, aber ich denke auf Mainboards braucht man dafür einfach zu viele Layer. Erstmal ja, ich auch, Zumindest mit DDR1/2/3 :) Und ganz ehrlich: DC DDR-2 800 ist leistungsmäßig exakt gleich wie QC DDR400. AFAIK werden intern bei DDR-2 die doppelte Anzahl an Speicherzellen angesprochen wie bei DDR1. Und damit man die doppelte Datenmenge dann auch übertragen kann muss die Datenrate eben vier mal so schnell wie die Chips sein. (bei DDR nur zweimal)
Jein, bandbreitenmäßig hast Du recht, da bleibt sich alles gleich, aber bei nem QC Interface kannst Du die ganzen Module wieder interleaved ansprechen, und damit Zugriffszeit kaschieren. Salopp ausgedrückt bist Du bei QC-DDR1 eben nicht wie bei DC-DDR2 "gezwungen", 2 Speicherzellen gleichzeitig, in einem Rutsch anzusprechen / auszulesen.
Aber das Ganze wäre mit DDR1/2/3 Technik ein ziemliches Leiterbahnchaos. Wo es erst Sinn macht, ist mit FBDIMM, das verringert ja die ganzen Leitungen, da ist ein QC Interface kein Problem, Intel hat da ja schon die Prototypen laufen. Dummerweise steigen aber mit FBDIMM die Zugriffszeiten selbst, so dass FB-QC keine wirklichen Leistungsvorteile bringt.
Vielleicht hat der Inq Kollege irgendwas von nem AMD FBDIMM Prototyp gesehen / gehört etc. und nicht drangedacht, dass das mit FBDIMM indirekt schon angekündigt ist.
Von einer kurzfristigen Einführung von L3 in 90nm halte ich nichts, zuviel Aufwand.
Wahrscheinlicher ist da, dass AMD an der Taktschraube dreht. Das ist ja kein Problem, wie man an den ersten S939 Opteron OCs sieht. Interessant fand ich, dass das ja gerüchteweise am verwendeten, gestreckten Siliziumprozeß lag.
Den brauchte AMD, mangels Konkurrenz von Intel, bisher anscheinend gar nicht.
Wie auch immer im 90nm Prozeß ist schon noch Luft vorhanden. Eventuell steigt die Verlustleistung, aber die neuen Sockel sind höchstwahrscheinlich wegen QuadroCore eh schon auf erhöhte Leistung vorbereitet.
ciao
Alex
mocad_tom
25.03.2006, 15:02
Aber ob vor den 65nm CPU's noch ein 90nm Modell mit L3 Cache dazwischengeschoben wird? Ist denn der Einbau von L3 Cache ohne größere Änderungen am Chip-Design möglich und sinnvoll?
So wie es aussieht sind die Vorbereitungen für den L3-Cache bereits im F-Stepping enthalten.
Habe ich hier shonmal erläutert:
http://www.planet3dnow.de/vbulletin/showthread.php?t=242136&page=4#post2592152
Grüße,
Tom, der jetzt auf Koh Samui ist ;)
Dragonfly
26.03.2006, 16:06
Theo Valich, ein Redakteur vom Inquirer, hat sich mit einem Techniker eines DRAM Herstellers unterhalten und interessantes zum Thema AMD, DDR2 und Latenzen geschrieben.
Die Ausgangsfrage lautete, wieso AMD auf DDR2-800 (und möglicherweise schneller) setzt. Die Antwort war auch schnell gefunden: die Latenzen sind bei DDR2 deutlich schlechter als bei DDR - was gerade bei einem integrierten Speichercontroller offenbar "katastophal" ist.
Der Sockel AM2 hat sich bekanntlich etwas verzögert. Der Autor geht in seinem Bericht davon aus, dass AMD darauf gehofft hat, das sich in der Zwischenzeit die Latenzen von DDR2 an die von DDR1 angleichen würden - eine CL von 2,5 oder 3 im schlimmsten Fall. Da dies nicht der Fall ist, blieb nur der logische Schritt, höhere Speichergeschwindigkeiten zu unterstützen. Eventuell wird AMD auch schnelleren Speicher als DDR2-800 unterstützen.
Als weitere Möglichkeit nennt Valich einen großen L3-Cache. Er schlägt 64+64 KB L1-, 512 KB oder 1 MB L2- und 2-4 MB L3-Cache vor. Eine weitere Möglichkeit wäre die Bandbreite des Speichercontrollers von 128 Bit auf 256 Bit zu verdoppeln.
Ich habe hier noch etwas interessantes auf TweakPC gefunden, es spiegelt wohl den kürzlichen Artikel von Inq wieder. Wie seht ihr das? Ich kann mir kaum vorstellen, dass sich AMD am 6.6.06 mit großem Pipapo da hinstellt und ihre Prozessoren ohne Performancevorteile vorstellt. Ich meine, das wäre doch eine Blamage seitens AMD. Ich würde auch mal interessieren ob der Schritt von DDR2 667 zu DDR2 800 eine reine Verzweiflungstat war, oder ob dies schon länger geplant war. Irgendetwas müssen die doch in der Hinterhand haben. Wäre nur die Frage ob sich L3 Cache so mühelos in der kurzen Zeit nachrüsten ließe. Vielleicht gibt es ja auch nur ein Papierlaunch. :P
Ich habe hier noch etwas interessantes auf TweakPC gefunden, es spiegelt wohl den kürzlichen Artikel von Inq wieder. Wie seht ihr das? Ich kann mir kaum vorstellen, dass sich AMD am 6.6.06 mit großem Pipapo da hinstellt und ihre Prozessoren ohne Performancevorteile vorstellt. Ich meine, das wäre doch eine Blamage seitens AMD. Ich würde auch mal interessieren ob der Schritt von DDR2 667 zu DDR2 800 eine reine Verzweiflungstat war, oder ob dies schon länger geplant war. Irgendetwas müssen die doch in der Hinterhand haben. Wäre nur die Frage ob sich L3 Cache so mühelos in der kurzen Zeit nachrüsten ließe. Vielleicht gibt es ja auch nur ein Papierlaunch. :P
Ja ist ne mehr oder weniger 1:1 Übersetzung vom Inquierer.
Nicht so dolle der Beitrag, der Schreiber redet was von CL2 und CL3 und dass das ja viel schlechter wäre mit DDR2, aber anscheinend weiss er nicht, dass die absolute Zugriffszeit, in ns gemessen, bei DDR2-800 und DDR1-400 gleich sind (bei CL4 bzw. CL2)
Wieso der deswegen gleich von katastrophal redet, weiss er wohl nur selber. Genausowenig, wieso das ausgerechnet bei onboard MCs besonders miserabel sein soll. Hört sich so an als ob sich ein paar Techniker nen Spass mit nem unerfahrenen Grünschnabel gemacht haben und/oder die Techniker haben ihn zugeschwallt und er hat nicht alles "sofort" kapiert ...
Zum L3:
mocad_tom hat ha schon auf seinen alten Beitrag verwiese, dass eventuell schon L3 vorbereitet ist, aber in 90nm ... glaub ich eher nicht, das wird zu groß und zu teuer. Aber ok, für ein paar FXe, mit geringer Stückzahl, nur um die Werbung willen, wer weiss ...
Es gab ja auch mal Theorie hier, dass AMD 65nm L3 Cache "Test"-wafer produzieren könnte, die dann an das K8 Die wie früher beim PentiumPro ankoppelt werden, aber irgendwie halte ich das für äußerst gewagt.
ciao
Alex
PS: Schönen Urlaub noch @mocad_tom
Also so wie ich das sehe schafft sich AMD mit dem X2 jetzt erstmal eine gute Umgebung aus neuen Anbindungen für alles was so direkt mit der CPU zu tun hat (damit sind Leistungssteigerungen hauptsächlich durch besseren Speicher oä. zu erreichen).8)
Und wenn dann ende2006-anfang2007 auf 65nm (und wie ich meine gehört zu haben größere Die's) umgestiegen wird kommt der große Leistungsschub für die Prozessoren auf einer leistungsfähigen, weit verbreiteten, gut erhältlichen Plattform.;D
Zumindest denke ich, dass AMD damit einigen Problemen gut aus dem Weg gehen würde.*noahnung*
Desertdelphin
27.03.2006, 13:21
AMD langweilt mich z.Z. ...
2*3Ghz bis 1Q/07 ... L3 Cache... DDR2 RAM...
Also das rechenleistungsgesetzt ist dieses Jahr ja mal total falsch...
L3 Cache erinnert mich an INTELs Verzweiflungszeiten, DDR2 RAM bringt anscheinend NICHTS, 200mhz mehr beim Topmodel in einem Jahr *GÄÄÄHN*
Also wenn AMD da nix macht dann muss es wohl danach doch ein pentium m werden >(
Crashman
27.03.2006, 13:28
Was erwartest du? Für den 90nm DualCore K8 Kern ist halt erstmal Ende im Gelände. Aber dafür ist AMD eigentlich noch ziemlich gut dabei, zumindest bis September. Der Conroe wird wohl auch nicht so schnell durchschlagen, dass AMD das Weihnachtsgeschäft verhagelt wird und zumindest beim FX kann ich mir eine Überraschung durchaus noch vorstellen.
MfG
Desertdelphin
27.03.2006, 16:06
Bin einfach enttäuscht. Bin seid meinem ersten K5 120mhz dabei und ich hab noch selten so ein lahmes Jahr erlebt. Gabs überhaupt jemals so nen Durchhänger??? In den K6 Zeiten vieleicht...
DUAL Core ist auch schon ein alter Hut also... und INTEL ist schon bei 65nm... 90 gibts schon übern Jahr bei AMD also erwarte ich da mehr ja :D
Und ich erwarte MEHR MHZ, denn AMD hat das Zeuch dazu und die unangefochtene Spitze ham se auchnetmehr.
Gleich 1066 DDR2 >/
DDR2 800... Da behalt ich doch lieber DDR1 und nehm mir 600er ...
Crashman
27.03.2006, 17:29
Derzeit geht es AMD wirtschaftlich glänzend. Warum also neue Kohlen nachlegen, bevor die alten ausgeglüht sind? Zumal wahrscheinlich nicht mehr soviel Kohle bereitliegt...
Interessant wird es Ende 06 bzw. Anfang 07. Dann stellen sich viele Fragen:
- kann AMD den 65nm übergreifend und schnell einführen
- wieviel ist der neue Prozeß zu leisten im Stande
- wieviel Potenzial besitzt der dann wohl veränderte K8 Kern
etc.
MfG
Desertdelphin
29.03.2006, 18:07
Naja also wenn nur ein DRITTEL von dem stimmt was den Speed der neuen INTEL Cpu betrifft dann hat AMD bald ein kleines Energieproblem (deine Kohlen aufgreifend)
Crashman
29.03.2006, 18:24
Aber erst in einem halben Jahr. Dann wird es sicher nocheinmal ein paar Monate dauern, bis sich der Conroe am Markt durchgesetzt hat. Zu dem Zeitpunkt muss AMD reagíeren.
MfG
... Amd wartet doch derzeit (mit dem AM2) irgendwie, dass Intel neue Technologie auf den Markt bringt oder seh ich das falsch?! daraus folgt doch eigentlich, dass sie nen Technologievorsprung erarbeiten oder wie?
Meint ihr, dass der Conroe wirklich im jetzt gennanten zeitraum kommt?
Starcraftfreak
29.03.2006, 23:52
Leute, was sagt ihr dazu: http://www.dailytech.com/article.aspx?newsid=1475
Ich finde die Caches ein bisschen klein geraten. Den letzten Gerüchten von TheINQ zufolge waren es noch 2x512KB und 2x1024KB also so wie bisher, nur Dual-Core. Oder hat AMD doch ein Kapazitätsproblem? Da die Fab 36 schon anläuft, kann ich mir das schwer vorstellen.
Starcraftfreak
30.03.2006, 19:35
Und hier kommt gleich noch eine interessante Meldung: http://www.theinquirer.net/?article=30662
Der Deal mit Chartered kommt endlich mal zum Tragen.
Desertdelphin
30.03.2006, 20:57
Zu dem Zeitpunkt muss AMD reagíeren.
Wer in Führung ist sollte Agieren nicht REAgieren :P
Leute, was sagt ihr dazu: http://www.dailytech.com/article.aspx?newsid=1475
Ich finde die Caches ein bisschen klein geraten. Den letzten Gerüchten von TheINQ zufolge waren es noch 2x512KB und 2x1024KB also so wie bisher, nur Dual-Core. Oder hat AMD doch ein Kapazitätsproblem? Da die Fab 36 schon anläuft, kann ich mir das schwer vorstellen.
Huch? Was haben denn die Caches mit der produktionsmenge zu tun?
Ich denke eher dass das ein Strom-"problem" sein wird... kleinere Caches verbrauchen kleineren Strom ;). leistungsmäßig will AMD bestimmt anders ausgleichen wollen.
Huch? Was haben denn die Caches mit der produktionsmenge zu tun?
So ein Cache braucht auch Platz auf dem Die -> mehr Cache -> größere Dies -> weniger CPUs pro Wafer.
Cherry
xxmartin
04.04.2006, 14:26
http://www.dailytech.com/article.aspx?newsid=1601
Für meinen Geschmack zu hoch angesichts der nahenden Conroe-Bedrohung. Sprich 1:1 Niveau mit S939 Preisen.
Crashman
04.04.2006, 14:39
Für meinen Geschmack zu hoch angesichts der nahenden Conroe-Bedrohung. Sprich 1:1 Niveau mit S939 Preisen.
AMD kommt mit den Lieferungen derzeit nicht hinterher, der Conroe ist noch Monate weg. Ich nenne das jetzt einfach mal "Gewinnmitnahme" ;-)
MfG
AMD kommt mit den Lieferungen derzeit nicht hinterher, der Conroe ist noch Monate weg. Ich nenne das jetzt einfach mal "Gewinnmitnahme" ;-)
MfG
s. http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1144162773
Nun, die Fab36 liefert erste Produkte seit März'06 und in kürze noch viel mehr.
Da wird AMD seine Preise entsprechend der Nachfrage eben anpassen.
Mit jetzt AMD offiziell ersten (eSiGe SOI-)65nm CPUs noch in 2006 verliert der Conroe natürlich auch deutlich an Schrecken.
Dresdenboy
05.04.2006, 01:31
Jetzt können wir erstmal auf den 65nm K8(L?) gucken:
http://tweakers.net/nieuws/41908/AMD-toont-45nm-wafer-levert-eerste-90nm-chips-uit-Fab-36.html
http://tweakers.net/ext/i.dsp/1144182684.jpg
Und das so kurz, bevor ich für paar Tage ohne Internet bin.. krieg gleich feuchte Augen *gg*
mocad_tom
05.04.2006, 08:46
Vielleicht eine Gegenüberstellung mit dem momentan aktuellsten Die-Plot - dem F-Stepping.
http://www.xbitlabs.com/news/cpu/display/20060215195420.html
http://www.xbitlabs.com/images/news/2006-02/core_f.jpg
Interessant, interessant ...
Danke für das 65nm Bild.
Erste Feststellungen von mir:
1. Eine 2. FPU Einheit kann ich nicht erkennen, aber vielleicht liegt das an
2. Was ist unter der lila überdeckten Schicht mit der "High Performance, ..." Aufschrift ??
also ne FPU in der Gegend wäre irgendwie schon komisch, ausserdem sind die Ausmaßen relativ monströs, also L3 Cache ? Dafür ist die Fläche aber kleiner als die des L2, und ein kleinerer L3 als L2 macht wohl wenig Sinn. Einzige Möglichkeit wäre, dass der L3 schon mit ZRAM aufgebaut wird, das braucht bekanntermaßen ja weniger Fläche.
Was meint ihr ?
ciao
Alex
P.S: Das 65nm Foto ist single core, das von der F Rev. dual core, nicht verwechseln ;-)
Crashman
05.04.2006, 10:30
Das Bild ist ja ein Singlecore, vielleicht sollten wir dem lieber das Bild von Sandpile.org gegenüberstellen:
http://www.sandpile.org/impl/pics/amd/k8/die_013_1m_ovr.jpg
http://www.sandpile.org/impl/pics/amd/k8/die_013_1m_ovr.jpg
MfG
mtb][sledgehammer
05.04.2006, 10:39
krieg gleich feuchte Augen *gg* Dem kann ich nur zustimmen :)
Habe gleich mal den Core ausgeschnitten und neben den 130 nm Core von Sandpile gelegt (das ist nicht verschwommen und hochauflösend). Ganz klar kann man IMO erkennen, dass nun anstatt drei ganze vier Microcode ROMs vorhanden sind (plus ein kleineres für den Vector Path wie in 130 nm.
Relevant für eine verstärkte FPU sind ja lediglich die 64 Bit Multiplier und Adder (gelb und grün makiert, mit etwas Fantasie wäre dies durchaus vorstellbar, dass es im 65 nm Core drin ist (ich bin mir aber enorm unsicher wo ich da die Trennlinie ziehen soll :] )
Was ansonsten klar auffällt ist die Struktor aller Caches. Während bislang immer so breute Flächen erkennbar waren, ind sie nun eher quadratisch.
[sledgehammer;2671310']Dem kann ich nur zustimmen :)
Relevant für eine verstärkte FPU sind ja lediglich die 64 Bit Multiplier und Adder (gelb und grün makiert, mit etwas Fantasie wäre dies durchaus vorstellbar, dass es im 65 nm Core drin ist (ich bin mir aber enorm unsicher wo ich da die Trennlinie ziehen soll :] )
Naja ob man das erkennen kann... mal im aceshardware Forum schauen, ob Hans de Vries schon was dazu gepostet hat ;-) Was ich mit der FPU Einheit meinte, war bezogen auf das Inquirer Gerücht, das AMD beim K8L gleich ne 2. FPU Einheit mit aufs Die pappt, aber wie besagt, davon sieht man nichts, abgesehen von der ominösen lila eingefärbten "top-secret area".
ciao
Alex
Wenn ich die Größenverhältnisse der 2Cores anschaue, wird unter dem lila Muster stinknormaler L2 Cache sitzen:-)
mtb][sledgehammer
05.04.2006, 12:38
Ich habe gerade eine kleine Idee zum Platzproblem: der aktuelle K8 hat
- eine 2*32 Bit FP MUL/ADD für SSE und 3dnow
- eine 80 Bit FP Add für SSE2 und x87
- eine 80 Bit FP MUL für SSE2 und x87 sowie für 2*32 Bit SSE und 3Dnow
- die ganzen Integer-Vektor-Units
K8L benötigt eigentlich nur
- die Integer Vektor Units
- eine 80 Bit FP Add für SSE2 und x87 sowie für 2*32 Bit SSE und 3Dnow
- eine 80 Bit FP MUL für SSE2 und x87 sowie für 2*32 Bit SSE und 3Dnow
- eine 64 Bit FP Add für SSE2 und x87 sowie für 2*32 Bit SSE und 3Dnow
- eine 64 Bit FP MUL für SSE2 und x87 sowie für 2*32 Bit SSE und 3Dnow
ergo die beiden neuen FP Einheiten müssten nur 64 Bit breit sein, da x87 Kompatibilität von den beiden anderen gewährleistet ist, diese wären damit deutlich kleiner (man vergleiche einfach mal die Proportionen der 3Dnow und der SSE2 Einheiten bei Chip Architect). Einen Nachteil bei den zweiten Einheiten gegenüber NGMA CPUs gibts dadurch nicht, die können nämlich auch nicht mehr pro Takt.
Wenn ich die Größenverhältnisse der 2Cores anschaue, wird unter dem lila Muster stinknormaler L2 Cache sitzen:-)
Hm ja, hast wohl 90% recht, siehe auch hier:
http://www.eracerx.com/misc/90nm_65nm_2.gif
Man kann auch die Zellen zählen, und kommt dann darauf, dass einige zu 1 MB fehlen würden.
Könnte höchstens noch sein, dass das 65nm core nur 512kB Cache hat und doch noch L3 drauf ist, aber ... eher unwahrscheinlich.
ciao
Alex
mtb][sledgehammer
05.04.2006, 13:06
Ich erlaube mir einfach noch Dresdenboy aus dem Aceshardware Forum zu zitieren:The structure changed a lot (better look at bigger die photos). And since you can count 8 TAG ram blocks vertically on the new core, there seem nothing of the L2 been hidden underneath the text background color. This translates to a reduction of the L2's height (when seen in this orientation). That also makes sense because the signal paths would be shorter (besides that everything is 65nm now).
...
BTW, there might be crazy stuff below the purple area. 4 MB Z-RAM based L3 ;)
Well, I doubt thisIch habe da dummerweise auch nicht gezählt sondern erst nur auf die Größe geschaut. Ich stimme aber deiner Analyse vollkommen zu.
An dieser Position (wo das Textfeld ist) macht für mich eigentlich nur L3-Cache Sinn, aufgrund der Größe dann in Z-RAM :]
Das geht ja hin und her hier ;-)
Hab dresdenboys Beitrag auf aces auch gelesen. Seitdem frag ich mich, wo denn die L2 Tags beim alten Die Photo sind. Gemeint sind doch die ingesamt 16(bzw.32) Zellen zwischen den beiden L2 cache Blöcken, oder ? Auf dem alten Photo sehe ich die aber nicht, naja ok, da ist schon was, aber nicht sooo groß.Ist das aufgrund der größeren Packungsdichte des 65nm L2s ?
D.h. auf dem alten Die Photo sind die Tags wg. der geringeren Packungsdichte des alten L2s eher mickrig, beim neueren L2 erscheinen sie größer ?
Gibt das Sinn ?
ciao
Alex
mtb][sledgehammer
05.04.2006, 14:30
> Seitdem frag ich mich, wo denn die L2 Tags beim alten Die Photo sind.
Sicher bin ich mir auch nicht, aber ich würde ausgehend von diesem Photo
http://www.xbitlabs.com/images/news/2006-02/core_f.jpg
sagen, dass es die anders gefärbten Bereiche an den Rändern und der Mitte der L2 Cache Felder sind.
> Gemeint sind doch die ingesamt 16(bzw.32) Zellen zwischen den beiden L2 cache Blöcken, oder ?
ich würde sagen ja
> Auf dem alten Photo sehe ich die aber nicht, naja ok, da ist schon was, aber nicht
> sooo groß.Ist das aufgrund der größeren Packungsdichte des 65nm L2s ?
> D.h. auf dem alten Die Photo sind die Tags wg. der geringeren Packungsdichte des
> alten L2s eher mickrig, beim neueren L2 erscheinen sie größer ?
> Gibt das Sinn ?
Könnte auch Sinn ergeben
Zu Dresdenboys Theorie des Caches habe ich noch ein paar Indizien: Schaut man sich die Lila Fläche hinter dem Text an, so ist offensichtlich, dass sie nicht dem ganzen Text als Hintergrund dient, gut das mag sich Design nennen, muss es aber nicht. Es gibt auch ein paar Feinheiten: in der Mitte fehlt ein schmaler Strich, warum das? Außerdem deckt das Ding den "versteckten L2 Cache" nicht symmetrisch ab. Während rechts der lila Kasten bündig mit dem Cache endet, ist er auf der linken Seite etwas kleiner. Ergo, wenn L2 Cache dahinter wäre, müsste man ihn links noch andeutungsweise sehen. Das bestätigt schon einmal, dass der L2 dort endet.
Dann habe ich mir das Lila noch einmal angesehen, sieht ähnlich aus wie das rechts oben auf dem Foto. Ist das eventuell doch gar kein "Zensiert-Balken" sondern bereits (vorsicht: höchstgewagte These) der Z-RAM? Ich meine: keiner aht ihn bislang gesehen, und er muss ja nicht unbedingt wie SRAM aussehen :]
Jap. ich stimme sledgehammer zu... der strich in der Mitte wäre wirklich komisch , wenn da was zensiert wär.
Meine Theorie dafür ist ganz primitiv: da ist schlicht nichts. :]
Ich vermute AMD kann das Die nicht kleiner machen, weil sonst kein Platz mehr für die ganzen Anschlüsse da ist. Natürlich kann der freie Platz später mit einem größeren Cache aufgefüllt werden.
Meine Theorie dafür ist ganz primitiv: da ist schlicht nichts. :] Ne also das halte ich für ausgeschlossen, damit hätte AMD viel zu hohen Platzverschleiß, und Die Fläche ist kostbar.
Das ZRAM lila ist glaub ich ehrlich gesagt auch nicht, irgendwelche Strukturen sollten da schon sichtbar sein, aber das ist ne plane Fläche, man sieht nur ein paar dunklere Stellen, wieso auch immer, aber eben keine Struktur.
Bei der ZRAM Firma, gibts einen ZRAM Bericht vom Microprocessor Report zum download (nach Registrierung), Zitat(Oktober, 2005): After three years of development,building on a dozen years of theoretical work, Z-RAM is finally moving out of the lab. Innovative Silicon has produced multimegabit test chips using 90nm SOI processes at Freescale Semiconductor and TSMC.Additional test chips are now being fabricated at 65nm.Innovative Silicon has begun sharing some early test results with potential customers under nondisclosure agreements and hopes to publish detailed reports in 2Q06.Interested parties should soon have enough information about actual memory densities, read/write speeds, power con sumption, refresh rates, soft errors, and other performance characteristics to decide whether Z-RAM is ready for integration in production devices. Damals gabs also 65nm Tests und im 2. Quartal wollen Sie Ergebnisse bekannt geben .. mal abwarten, was kommt :)
Falls es einer nicht weiss, das Packungsdichteverhältnis von ZRam : SRAM ist 1:5.
*Wenn* der sichtbare L2 Cache auf dem Die jetzt 1 MB hat, käme das mit der Inquirer Info von 4 MB L3 Cache hin, da die violette Fläche etwas kleiner ist als der L2. Denn wenn die Fläche genauso groß wie der L2 wäre, müsste es ja dementsprechend 5 MB L3 sein.
Wegen der "Zensur": Vielleicht wäre es AMD egal, ob man das ZRAM sieht oder nicht, aber AMD darf es wegen dem NDA von Innovative Silicon Inc. nicht öffentlich zeigen ?
Also immerhin 1-2 Indizien mehr für 4 MB L3 ZRAM Cache, aber auch nicht mehr.
ciao
Alex
Ne also das halte ich für ausgeschlossen, damit hätte AMD viel zu hohen Platzverschleiß, und Die Fläche ist kostbar.
[...]
Es ist ja nur ein Sample und ich rechne fest mit größerem L2 Cache.
Aber schau dir mal das Palomino Die an, da hat AMD auch Platz verschwendet und zu dem Zeitpunkt hatten sie nur eine einzige CPU Fab.
mtb][sledgehammer
05.04.2006, 16:19
Meine Theorie dafür ist ganz primitiv: da ist schlicht nichts. :]
Ich vermute AMD kann das Die nicht kleiner machen, weil sonst kein Platz mehr für die ganzen Anschlüsse da ist. Natürlich kann der freie Platz später mit einem größeren Cache aufgefüllt werden. Sicher auch eine mögliche Theorie, gerade wie du sagst für Testsamples. Da ist es nunmal einfacher erstmal einen sehr kleinen Prozessor zu fertigen (aber auf alle Fälle interessanter als reine SRAM Zellen)
Aber schau dir mal das Palomino Die an, da hat AMD auch Platz verschwendet und zu dem Zeitpunkt hatten sie nur eine einzige CPU Fab. Aber eine bei weitem nicht so große Nachfrage wie heute.;)
Hans Fuchs
05.04.2006, 17:03
Es ist ja nur ein Sample und ich rechne fest mit größerem L2 Cache.
Aber schau dir mal das Palomino Die an, da hat AMD auch Platz verschwendet und zu dem Zeitpunkt hatten sie nur eine einzige CPU Fab.
Glaub ich nicht
Die Maske für ein Chip kostet ca. 1milion Doller. Da werd AMD nicht gergenwas wech lassen und bei der nesten Revision wieder dazupacken.
mtb][sledgehammer
05.04.2006, 17:15
Mal wieder ein neues Bild, diesmal hat jemand von Aces Hardware geschnitten. Die beiden Cores sind so skaliert, dass die Bus Breite der Integer Einheit übereinstimmt.
http://139.30.40.11/K8_compare_90_65nm.jpg
So langsam kommt damit auch etwas Licht in die Verzögerung bei 65nm.
AMD hat also nicht nur die eSiGe Technik eingeführt, es wurde zudem deutlich am Core gearbeitet und vielleicht schon für ZRAM etwas vorbereitet.
Interessant, daß dies alles in Form eines Single-Core (Opteron) zu sehen ist, aber wahrscheinlich fährt AMD mit dem einfachsten Core nun seine 65nm Fertigung ein.
In Summe wird jetzt Tag für Tag der Conroe-Schock etwas kleiner, wobei Intel ja auch noch am werkeln ist. Gemäß aktueller Zeitplanung von AMD und Intel ist schon für Q4'2006 mit hochinteressanten Produkten von beiden Herstellern zu rechnen, wobei jetzt nur noch Win Vista als i-Tüpfelchen fehlt.
Und wieder ein neues Bildchen, grooßer 600 dpi scan, vom schon bekannten Bildchen:
Erhältlich hier:
http://www.aceshardware.com/forums/read_post.jsp?id=115160243&forumid=1
Kleines Zwischenfazit:
So wie es aussieht hat AMD grob die Inteltuningmaßnahmen unternommen, altes core mit zusätzlichem Decoder(sicher) & mehr Cache(unsicher).
Durch den Decoder ist Intels beworbener 20% Vorsprung wohl egalisiert, und ein L3 cache wird auch nicht nutzlos sein.
Was bleibt ist die FPU & dabei v.a. Conroes Fähigkeite 128bit SSEX Häppchen zu verdauen. Ich denke das selbst das 600 dpi Foto nicht mehr Klarheit bei dem Thema schafft. Naja da wird AMD ja hoffentlich auch nicht schlafen ;-)
ciao
Alex
Kunibert_KA
05.04.2006, 21:09
Ne also das halte ich für ausgeschlossen, damit hätte AMD viel zu hohen Platzverschleiß, und Die Fläche ist kostbar.
...
...
Falls es einer nicht weiss, das Packungsdichteverhältnis von ZRam : SRAM ist 1:5.
*Wenn* der sichtbare L2 Cache auf dem Die jetzt 1 MB hat, käme das mit der Inquirer Info von 4 MB L3 Cache hin, da die violette Fläche etwas kleiner ist als der L2. Denn wenn die Fläche genauso groß wie der L2 wäre, müsste es ja dementsprechend 5 MB L3 sein.
Wegen der "Zensur": Vielleicht wäre es AMD egal, ob man das ZRAM sieht oder nicht, aber AMD darf es wegen dem NDA von Innovative Silicon Inc. nicht öffentlich zeigen ?
Also immerhin 1-2 Indizien mehr für 4 MB L3 ZRAM Cache, aber auch nicht mehr.
Das da L3-Cache drunter liegt halte ich für fraglich.
Auf dem Bild ist ein Singlecore(!) zu sehen. Der L3 ist ja doch eher als unified - Cache für Dualcore / Quadcore im Gespräch gewesen. Wenn die Packungsdichte stimmt, würde das dann eher 8 MB L3 für einen Dualcore bedeuten.
Unter diesen Umständen halte ich spekulative 4mb L3 Cache für einen Singlecore für sehr fraglich. Das würde nur Sinn machen wenn sie mit dem Z-RAM keine Probleme haben und das DIE wegen der Anschlüsse nicht weiter schrunpfen können.
Für einen Singlecore würde ein kleineres DIE besser sein. Wenn das wegen der Anschlüsse nicht geht, dann eher 1,5 MB L2 als einen L3?
Hochaufgelöstes Bild unter:
http://crew.tweakers.net/Wouter/AMD65nm.jpg
In vergleichbarer Farbe, aber mit mehr Struktur sind dort auch drei Bereiche oben links und mehrere an der rechten oberen Seite eingefärbt? Was hat das zu sagen?
nazgul99
05.04.2006, 21:53
D.h. auf dem alten Die Photo sind die Tags wg. der geringeren Packungsdichte des alten L2s eher mickrig, beim neueren L2 erscheinen sie größer ?
Gibt das Sinn ?
Gab es nicht Spekulationen, daß der physikalische Adressraum von K8L größer werden soll? In dem Fall müßten auch die Tag-RAMs größer werden, müssen ja einen größeren Bereich abdecken.
Was L3 angeht, stimme ich Kunibert_KA zu, macht bei nem Single-Core keinen Sinn. Zudem müßte er irgendwo jenseits des Crossbar-Switches angebunden sein, da ja beide Cores gleichberechtigt auf den ganzen L3 zugreifen können sollen - dann wäre er besser auf oben als unten aufgehoben. Höchstens eine L3-Testimplementation mit Z-RAM könnte ich mir da unten vorstellen, fragt sich nur, ob er dort auch in irgendeiner Form vom CPU-Kern angesprochen werden kann.
Glaub ich nicht
Die Maske für ein Chip kostet ca. 1milion Doller. Da werd AMD nicht gergenwas wech lassen und bei der nesten Revision wieder dazupacken.
Wenn du wüstets wie viele Masken vom First Silicon bis zum finalen Stepping verbraucht werden. :o :]
Kunibert_KA
05.04.2006, 23:43
Das geht ja hin und her hier ;-)
Hab dresdenboys Beitrag auf aces auch gelesen. Seitdem frag ich mich, wo denn die L2 Tags beim alten Die Photo sind. Gemeint sind doch die ingesamt 16(bzw.32) Zellen zwischen den beiden L2 cache Blöcken, oder ? Auf dem alten Photo sehe ich die aber nicht, naja ok, da ist schon was, aber nicht sooo groß.Ist das aufgrund der größeren Packungsdichte des 65nm L2s ?
D.h. auf dem alten Die Photo sind die Tags wg. der geringeren Packungsdichte des alten L2s eher mickrig, beim neueren L2 erscheinen sie größer ?
Gibt das Sinn ?
Wenn ich das richtig sehe, waren beim alten die Tags in der Mitte und an den Außenseiten. Auf dem neuen sind sie nur noch in der Mitte zu sehen.
Größer können sie auch deshlab sein, weil mit dem neuen Stepping ein größerer Adressraum unterstützt werden soll. Das ist für den Desktop egal, aber für die ganz großen Systeme wichtig. Eine wichtige Frage dürfte ja auch sein ob die Bandbreite erhöht wurde. An der Latenz und der Assoziation des Cache dürfte ja kaum noch etwas Sinnvolles zu machen sein. Die Bandbreite zu steigern würde dem Cache aber gut tun.
mocad_tom
06.04.2006, 00:24
Zusätzlich zu den bereits geäußerten Änderungen habe ich noch folgendes gefunden(siehe Bild):
Besonders viel hat sich bei 1 geändert:
Hier befindet sich laut Chip-Architect die L1D-Tags und die DTLB's.
Man kann also erkennen, das die Load/Store-Unit sehr wesentlich verändert wurde.
Und bei 2:
Die Predecode Bits und die Branch Selectors.
Man kann also erkennen, das besonders viel um die Decoder herum verändert wurde.
Zum Teil wurde sehr umfangreich umgruppiert, besonders bei der Branch Prediction ist auch noch Luft drin:
http://www.anandtech.com/IT/showdoc.aspx?i=2447&p=7
Branch prediction penalties, due to the longer pipeline of Nocona/Irwindale, are not the problem. We noticed with Vtune and Code Analyst that the Branch Prediction Unit of the Xeon Nocona and Irwindale does a marvellous job and predicts between 96% (MySQL) and 97% (DB2) of the branches correctly, while the Opteron's BPU is about 93% and 94% correct of the time. MySQL consists of 20% branches, and DB2 has only 16% branches. The L2-caches also do a good job with only 2% of data demands being covered by the RAM, and a 98% hitrate on the L1 and L2-caches.
Über die Integer Unit und die FPU lässt sich wenig sagen.
Grüße,
Tom
Aber schau dir mal das Palomino Die an, da hat AMD auch Platz verschwendet und zu dem Zeitpunkt hatten sie nur eine einzige CPU Fab.War diese "Verschwendung" beim Palomino nicht aber ein Tribut an die höhere Taktbarkeit? Immerhin ist man landläufig davon ausgegangen, dass der damalige 0,18er Prozess nur bis ~1400 MHz taktet (Thunderbirds - und das waren schon ware Heizöfen und wir erinnern uns, dass die Palos später bis 1733 MHz getrieben wurden). Wie dem auch sei, ich kann mir nicht vorstellen, dass AMD bei den A64 eine so große Fläche frei lässt - gut für den Yield ist das bestimmt nicht.
So die K8L Spekulationen sind jetzt wohl erschöpft, lassen wir uns überraschen, was es ist ;-)
Zurück zum Thema, neue Infos zum AM2 bei anandtech: Just before IDF, AM2 samples were still performing lower than their Socket-939 counterparts, which was beginning to worry us and AMD's parters a bit. However we're excited to report that AM2 performance has finally started exceeding that of Socket-939. The performance gains we've been hearing and seeing are generally 5% or lower at the same clock speeds using DDR2-800, but it's still very early. The main point to take home is while the final verdict is still not out, AM2 is at least starting to look like more of an upgrade and not what we saw with Intel's DDR to DDR2 transition almost 2 years ago.
Wird ja auch mal langsam Zeit ... :)
Ausserdem Infos zu einem neuen Opteron Nummern Schema, ab Rev. F:
http://www.fcenter.ru/images/whatnew/2006/mar/28/opter.jpg
hab das Bild auf http://www.hkepc.com/ nicht mehr gefunden, eventuell wurde es wg. Falschmeldung vom Netz genommen wurde, die rede da von nem 2P Sockel AM2 Prozessor .. klingt nicht recht glaubwürdig.
ciao
Alex
So wie es aussieht hat AMD grob die Inteltuningmaßnahmen unternommen, altes core mit zusätzlichem Decoder(sicher) & mehr Cache(unsicher).
Durch den Decoder ist Intels beworbener 20% Vorsprung wohl egalisiert, und ein L3 cache wird auch nicht nutzlos sein.
a) AMD arbeitet seit 5-10 Jahren an der Erweiterung für x86, zunächst x86-64 dann Hypertransport. Daher erscheint es doch merkwürdig, daß die Itanium-Companie als erstes auf die Idee mit dem 4-fach Decoder für x86-64 CPUs gekommen sein sollte.
Wer hier wen kopiert möge die Zukunft zeigen.
b) Intel spricht von +10% bei der aktuellen Implemetierung (http://www.golem.de/0604/44474.html)
Das ist gut, aber AMD könnte vielleicht schon mehr aus der 4. Unit heraus holen.
(Zitat Intel:
Jack Doweck meinte, dass die Aggressivität der Prefetcher im schlimmsten Fall sogar Leistungsnachteile mit sich brächte. Daher gibt es in Core-CPUs vier maschinenspezifische Register, die sich über das BIOS abschalten lassen – für jeden Prefetcher pro Prozessorkern getrennt.
Erinnert an HT, daß man im BIOS auch abschalten kann, wenn man ungeignete Software dafür hatte.
Klingt wie Bastelstude, fehlt nur noch ein BIOS-Eintrag für die Virtualisierung oder kleine DIP-switches am PC, damit man das per Hand einfach einstellen kann.)
c) L3 und Single-Core, beim Opteron vielleicht denkbar, aber wohl eher reine Spielwiese für die Fertigungsentwickler. Ein so aufwendiger Single-Core erscheint unwahrscheinlich als Verkaufsprodukt.
Dafür könnte der Chip aber ein Indiz sein, daß vielleicht zwei Cores einmal auf einen gemeinsamen L2 und L3 zugreifen. Ein gemeinsamer 1M-L2 für zwei Cores, ergänzt um 4-8M L3 als ZRAM, sowie onchip Memorycontroller und optimierter HTr 2.0 ff. ergäben durchaus Sinn.
So, volle Kraft zurück, Hans de Vries hat sich gemeldet:
http://www.realworldtech.com/forums/index.cfm?action=detail&PostNum=4254&Thread=9&entryID=65549&roomID=11
Er meint, dass das wohl ein Vorserienmodell war, bei dem AMD schlicht und einfach mit dichterem L2 Cache experimentierte. Dabei wurde aber nachwievor das Standarddesign benützt, weswegen eben recht viel Platz übrig bleibt, deswegen auch die violette Fläche.
L3 Cache scheint ne schöne Fantasie gewesen zu sein, aber wohl nicht mehr, er ist ja auch auf der offiziellen AMD Seite als "shared" angekündigt, und damit wird ja wohl kaum geteilt per HT gemeint sein.
Ausserdem meinte Hans auch, dass es wohl 4 µCode Roms gäbe, das aber nichts über das Design aussagt, das sähe weiterhin wie das alte, 3fache, aus.
Insgesamt also nur ein 65nm K8 mit dichterem L2 Cache.
ciao
Alex
mtb][sledgehammer
07.04.2006, 12:27
Also dass die ALU 3-fach skalar ist habe ich auch erahnt und stimme Hans dort voll zu, aber seine Interpretation der vier Micro Code ROMs verstehe ich ehrlich gesagt nicht, vielleicht liegts auch an meinem Englisch: These are the micro-code ep(roms) for complex cisc
instructions. They operate as one single memory since
they all get the same address from the micro-sequencer
which handles the complex instructions. Going from 3 to
4 therefor doesn't say anything at all, it's just more
memory, or the same amount of memory with larger cells.Also wie ich ihn versthe meint er, dass das wohl ein Unified ROM ist und nicht drei bzw. vier einzelne. In diesem Fall verstehe ich aber die räumliche Aufteilung bei den bisherigen CPUs nicht. Dort sah man ja klar dass immer zwischen den Microcode ROMs die Decoder saßen. Und etwas daneben der Vector Path mit eigenem ROM. IMO macht es dort auch wenig Sinn, einen Unified Speicher zu haben, denn die Dekoder wollen schließlich nicht warten, bis ihnen der Zugriff gewährt wird, sondern da muss wirklich in jedem Takt auf die Eingabe der x86 Instuktion sofort eine Microcode Ausgabe erfolgen
Oder aber die Aussage, dass es einfach mehr Speicher sei: Wofür frage ich mich da: wenn sich ansonsten nichts geändert hat, wozu dann mehr Speicher (für nicht existente neue Befehle?)?
Also selbst wenn alles andere dreifach skalar ist und sich an nichts etwas geändert hat, könnte man genauso spekulieren wie beim L2 Cache: AMD hat einfach mal getestet, was das bringt mit vier Dekodern, oder obs funktioniert? *noahnung*
Hiho,
Soviel ich noch über Microcode weiss, sind da drin Befehle gespeichert, die nicht oft benützt werden. Sinn der ganzen Sache ist, die ankommenden x86 Cisc Befehle in µops umzuwandeln. Danach gehts 3fach superskalar weiter
Zitat (http://www.amd.com/us-en/assets/content_type/DownloadableAssets/Hammer_in_Context_-_Fred_Weber.pdf)
• Convert x86 instructions to fixed length µOPs 24-entry integer scheduler can Dispatch 3 µOPs per
cycle to integer/FP schedulers Instructions use one of two decoding pipelines
• Fastpath: instructions which are decoded in to two or
fewer mOPs are decoded by hardware and then packed
into 3 dispatch positions
• Microcode: x86 instructions which are decoded in to
more than two mOPs, calculate microcode ROM entry
point and fetch sequence from Microcode ROM
Also der Microcode Speicher wird nicht immer gebraucht, eher seltener, eben bei komplexen Befehlen. Neue Befehle gibts bestimmt auch, erst mal die SSE4 Befehle und dann hat AMD ja eine AMD64 Extension für bessere Integer und FPU Leistung angekündigt.
ciao
Alex
mocad_tom
07.04.2006, 23:55
*suspect* *suspect*
Hochspekulativ und evtl. sogar 'bloss' wild zusammengereimt:
Das engeneering Sample beim Toms-Hardware-Test war kein F-Stepping. Es war ein E-Stepping-Core mit einem DDR2-Controller(wurde im Artikel auch als E-Stepping ausgewiesen).
Die 'schlechte' Sprungvorhersage des E-Steppings ist dafür verantwortlich, das die Ergebnisse so durchwachsen waren.
Da DDR2 prinzipbedingt höhere Latenzen hat musste man etwas bei der Sprungvorhersage machen.
Das 65nm-Die-Photo ist ein Shrink des finalen 90nm-F-Steppings.
Noch kein K8L aber bedeutend weiter als das E-Stepping.
AMD hat vorne bei den Prefetchern, Decodern, Reservation Stations, aber auch hinten bei der Completion Unit einiges abgewandelt.
Der Core an sich ist aber 3-issue wide, auch die FPU ist nicht besonders stark verändert.
*suspect* *suspect*
Grüße,
Tom
mtb][sledgehammer
08.04.2006, 00:09
Also der Microcode Speicher wird nicht immer gebraucht, eher seltener, eben bei komplexen Befehlen. Neue Befehle gibts bestimmt auch, erst mal die SSE4 Befehle und dann hat AMD ja eine AMD64 Extension für bessere Integer und FPU Leistung angekündigt. Also ich sehe das ein wenig anders: auch die Fast Path Decoder müssen ja irgendwo her wissen, wie sie dekodieren müssen. Und fest in Hardware gebrannt heißt eben ganz einfach ROM Speicher. Der Rest des Dekoders kümmert sich dann darum, dass die Befehle unterschiedlichr Länge korrekt an die ROMs geleitet werden und dann je nachdem ob Single oder Double Instructions rauskommen, dass diese wieder taktsyncron an die Scheduler und so weiter weiter geleitet werden.
@ F-Stepping
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2734
ein paar interessante Ausschnitte: ...
AMD's 65nm process will incorporate their third generation of SOI technology to further reduce power consumption. AMD is promising a 40% increase in
transistor performance with the move to 65nm thanks to the smaller process and the third generation SOI technology. ...
At 45nm Intel was able to achieve a 0.346 square micron SRAM cell size compared to AMD's 0.370 square micron SRAM cells. Intel's advantage in SRAM cell size
is nothing new, as they have been doing so in previous process technologies as well.
...
Just before IDF, AM2 samples were still performing lower than their Socket- 939 counterparts, which was beginning to worry us and AMD's parters a bit.
However we're excited to report that AM2 performance has finally started exceeding that of Socket-939. The performance gains we've been hearing and seeing
are generally 5% or lower at the same clock speeds using DDR2-800, but it's still very early. The main point to take home is while the final verdict is still
not out, AM2 is at least starting to look like more of an upgrade and not what we saw with Intel's DDR to DDR2 transition almost 2 years ago.
There's still a lot that AMD does have to give us however, including a more specific roadmap of what comes after their DDR2 transition. AMD's Phil Hester has
publicly stated that once AM2 launches it will be more forthcoming with information on future architecture revisions, we can only hope so because over the
past 12 months Intel has put the pressure on AMD to really start talking about the future.
xxmartin
08.04.2006, 00:10
sieht nicht ganz so rosig aus
http://www.xtremesystems.org/forums/showpost.php?p=1380543&postcount=5
mocad_tom
08.04.2006, 00:59
Hier wird ja klipp und klar gesagt, daß K8L das erste 65nm-Design von AMD sein wird:
http://www.hkepc.com/hwdb/am2-4800-1.htm
Auf dem 65nm-Die-Plot ist aber kein K8L abgebildet - dennoch ist es ein nicht unwesentlich abgewandelter Kern.
Meiner Meinung nach sind die bisher veröffentlichten F-Stepping-Die-Plots nicht die endgültigen Die-Plots.
Der 65nm-Die-Plot ist der geshrinkte finale F-Step-Core mit den deutlich dichteren 65nm-L2-SRAM-Zellen.
@mtb][sledgehammer
Anand hat schon die finale Rev. zu Gesicht bekommen, die Greüchte mit dem buggy Mem-Controller halte ich für unfug. Für die Intel-Plattform baut ATI, nVidia, SIS und Intel passable DDR2-Controller. Ich sehe die Probleme in der zu l"eistungsschwachen" Sprungvorhersage des E-Steppings.
Grüße,
Tom
sieht nicht ganz so rosig aus
http://www.xtremesystems.org/forums/showpost.php?p=1380543&postcount=5
Ich zitiere nur:
>sisoft mem=6919/6826
Dürfte also wieder/noch die alte Verison sein
@mocad_tom:
Deine Theorie mit der Sprungvorhersage ist schon sehr gewagt, war doch schon auf dem Inquirer zu lesen, das Problem es ein MC Bug war, die Sprungvorhersage würde auch nicht die SiSoftsandra Mem Werte beeinflussen. Ausserdem sind die Latenzen nicht wirklich grottig, wenn man DDR2-800 einsetzt, und das wars bei tomshardware ja angeblich.
@sledgehammer:
Tja zu den microcodes, Fachmann bin ich natürlich keiner. Aber etwas was Deine These stützen könnte, ist, dass Microcode auch VectorPath genannt wird, und davon gibts ja schließlich auch nen Block & viele Transistoren auf dem Die. Aber ehrlich gesagt, glaube ich nicht, dass sich Hans da täuscht ...
Der Block, den ich meinte ist wohl nur der Sequencer und der braucht sein Rom, das eben ausenrum liegt. Warum dazwischen jeweils dann die FastPath Decoder liegen, wäre mal ne Frage wert ...
Zum Anandtech Zitat, schau mal mein posting #163 an ;-)
ciao
Alex
mocad_tom
08.04.2006, 01:23
@Opteron
SiSoft Sandra ist natürlich ein Argument.
Ein Argument für meine These:
Es wird kein 65nm K8 mit diesem Decoder verkauft(K8L werden verkauft) - also wieso sollte man Ihn dann überhaupt entwickeln - Antwort:
Er wurde für 90nm Entwickelt und für 65nm-Engeneering Samples geshrinked.
Grüße,
Tom
Crashman
08.04.2006, 08:18
Moment mal, ich möchte gern rkintes Argument mit dem Cache aufgreigen:
sisoft mem=6919/6826
sisoft cache=7432
Geht alles was vom Speicher rein kommt durch den Cache, oder sind das nur Informationen die von der CPU "zurückgestellt werden"? Kann es sein, dass da bei der derzeitigen Konfiguration einfach nicht mehr durchgeht?
Im Gegensatz zu ihm bin ich aber skeptisch, ob die Anbindung wirklich noch verbessert wird.
MfG
mtb][sledgehammer
08.04.2006, 11:47
> Tja zu den microcodes, Fachmann bin ich natürlich keiner. Aber etwas was Deine
> These stützen könnte, ist, dass Microcode auch VectorPath genannt wird, und davon
> gibts ja schließlich auch nen Block & viele Transistoren auf dem Die.
Vielleucht sollte ich die Microcode ROMs für den Fast Path besser Micro Op ROMs nennen, aber am Ende sind mehrere Micro Ops eben doch wieder Microcode. Großer Unterschied ist IMO, dass die FastPath Dekoder die Befehle in beliebiger Reihenfolge ausspucken können (ist ja auch immer nur eine bzw. zwei µOps = ein Macro Op), während die vom Vector Path erzeugten Micro Ops in einer speziellen Reihenfolge/Sequenz ausgespuckt werden müssen.
> Aber ehrlich gesagt, glaube ich nicht, dass sich Hans da täuscht ...
Das ist ein Punkt, der mich in meiner eigenen Argumentation auch stark verunsichert. :]
> Der Block, den ich meinte ist wohl nur der Sequencer und der braucht sein Rom, das
> eben ausenrum liegt. Warum dazwischen jeweils dann die FastPath Decoder liegen,
> wäre mal ne Frage wert ...
Also in Hans Bild sieht man ja auch das extra Micro Code ROM für den Vector Path. Das ist natürlich etwas kleiner. Es ist natürlich auch so, dass die meisten Befehle den direct Path nutzen (schätze mal über 80%).
> Zum Anandtech Zitat, schau mal mein posting #163 an ;-)
Das habe ich dann wohl übersehen :-/ Auf dem 65nm-Die-Plot ist aber kein K8L abgebildet - dennoch ist es ein nicht unwesentlich abgewandelter Kern.
Meiner Meinung nach sind die bisher veröffentlichten F-Stepping-Die-Plots nicht die endgültigen Die-Plots.
Der 65nm-Die-Plot ist der geshrinkte finale F-Step-Core mit den deutlich dichteren 65nm-L2-SRAM-Zellen.Halte ich auch nicht für so unwahrscheinlich
Ich zitiere nur:
>sisoft mem=6919/6826
Dürfte also wieder/noch die alte Verison seinJa das entspricht wiedermal genau dem was man durch den auf 225 MHz übertakteten FSB erwarten würde. Theoretisch sind es dann bei DDR400 Settings 7200 MB/s.
sieht nicht ganz so rosig aus
http://www.xtremesystems.org/forums/showpost.php?p=1380543&postcount=5
Nur halbe Zeit für Super Pi = doppelte Performance.
Normalerweise bleibt der zweite Core bei diesem Benchmark ungenutzt, vielleicht nutzt der Conroe Funktionseinheiten des zweiten Cores ?
Zu 65nm:
AMD hat bereits heute 65nm DIEs in der Probefertigung, die dürften aber ähnlich wie bei der 90nm Einführung (Winchester = Stepping D0) nur Shrinks der Vorgängerversion = 'F' sein (nur Dual-Core). Ein wirklich erweiterter Core ist dann für 2007 zu erwarten, da der Core ja noch alle Zertifizierungen bei den OEMs durchlaufen muss. Stepping 'F' hat dies ja schon hinter sich gebracht, für einen reinen Shrink geht alles viel zügiger (s. D0=Winchester / D4=1. 90nm Opteron)
Zudem läßt AMD traditionell erst seine Opterone diese lange Prüfphase durchlaufen, damit wirklich nur perfekte Steppings zum Kunden gelangen.
Außerdem ist 2007 bereits DDR-III zu berücksichtigen, was für einen neuen Kern dann passend wäre.
Daher eher eine Zwischenstufe, wobei AMD sicherlich September 2006 = 3. Geb. A64 als 65nm Starttermin anpeilt. Das ist definitiv zu früh für ein grundsätzlich neues Stepping unter Qualitätsgesichtspunkten.
Wie man unten sieht, ist der Core in vielen Bereichen neu strukturiert. Im Vergleich Stepping E/F = trotz Einführung von Pacifia/Virtualisierung sind diese optischen Veränderungen doch sehr auffällig.
http://139.30.40.11/K8_compare_90_65nm.jpg
mtb][sledgehammer
10.04.2006, 11:37
Neues AM2 Preview von Anandtech, sieht schon deutlich besser aus. Aber die Bandbreite ist immernoch nicht da, wo man sie erwarten könnte.
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2738&p=1
Dresdenboy
10.04.2006, 12:39
Nur halbe Zeit für Super Pi = doppelte Performance.
Normalerweise bleibt der zweite Core bei diesem Benchmark ungenutzt, vielleicht nutzt der Conroe Funktionseinheiten des zweiten Cores ?Verschwendet bitte nicht zuviel Zeit mit Spekulationen anhand von SuperPi-Werten, wo es für A64/Opt. mit 2700-2800 MHz auch Werte von unter 25s gibt. SuperPi nutzt noch x87-Code und ist sehr vom Speicherzugriffen (also auch Caches) abhängig und die verwendeten Big-Number-Routinen (auf FFT oder NTT basierend) sind nicht an aktuelle Cache-Architekturen angepasst. Da können 4 MB nutzbarer L2-Cache deutliche Unterschiede bewirken.
@65 nm-Core-Bild:
Die FP-Recheneinheiten haben sich nicht auffällig verändert. Aber das FP-Registerfile ist jetzt wohl etwas anders designed, evtl. für schnellere Registeradressierung. Und es wurden ja offensichtlich fast alle SRAM-Bänke und ROMs neu designed.
Ansonsten (schrieb auch schon Hans de Vries auf RWT während meiner Abwesenheit): FPU+Integer Decoder zeigen nichts wirklich Neues (also nicht mehr Decoder oder mehr/breitere FP-Recheneinheiten).
Der L2 ist ja schon auf anderen Bildern deutlich kleiner geworden u. anders strukturiert. Vllt. stößt AMD bei einem Single-Core in 65nm ja schon an Grenzen des Packagings, weshalb es günstiger ist, auf dem Die Platz erst einmal frei zu lassen, damit dort wenigstens die Bumps plaziert werden können.
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Edit:
[sledgehammer;2678313']Neues AM2 Preview von Anandtech, sieht schon deutlich besser aus. Aber die Bandbreite ist immernoch nicht da, wo man sie erwarten könnte.
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2738&p=1Die Bandbreitenmessung hängt ja auch von den Testalgorithmen ab. Bei Sandra waren sie schon höher, aber auch schon fast an den Werten der Cache-Messung..
Ansonsten (schrieb auch schon Hans de Vries auf RWT während meiner Abwesenheit): FPU+Integer Decoder zeigen nichts wirklich Neues (also nicht mehr Decoder oder mehr/breitere FP-Recheneinheiten).
Der L2 ist ja schon auf anderen Bildern deutlich kleiner geworden u. anders strukturiert. Vllt. stößt AMD bei einem Single-Core in 65nm ja schon an Grenzen des Packagings, weshalb es günstiger ist, auf dem Die Platz erst einmal frei zu lassen, damit dort wenigstens die Bumps plaziert werden können.
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Die Bandbreitenmessung hängt ja auch von den Testalgorithmen ab. Bei Sandra waren sie schon höher, aber auch schon fast an den Werten der Cache-Messung..
a) Bleibt natürlich die Frage, was AMD bereits vor vielen Jahren als mögliche K8 Erweiterung angedacht hatte und jetzt eben umsetzt. Muß dann optisch durchaus nicht mehr auffallen.
b) Die die Einführung der eSiGe Technik dürften sich die Abmessungen der Transistioren im Verhältnis zu den Leiterbahnen verändern. Das hat bei SRAM-Zellen sicherlich deutliche geometrische Veränderungen zur Folge, was dann auch gut sichtbar ist.
Zudem experimentiert AMD lt. eigener Aussage mit ZRAM, obiges Bild könnte so ein Testsample sein (65nm Produktionschips mit nur einem Core - außer Sempron - und viel L2-Cache erscheinen recht unpssend für den Weltmarkt 2007++.
c) Solange keiner der bisherigen Test die Bandbreite von DDR-II 800 auch im Ansatz zeigt, muss man von gedrosselten Samples ausgehen. Erst wenn die ca. 11 GByte/s gemessen werden, sind die anderen Werte überhaupt relevant.
Dresdenboy
11.04.2006, 09:08
a) Bleibt natürlich die Frage, was AMD bereits vor vielen Jahren als mögliche K8 Erweiterung angedacht hatte und jetzt eben umsetzt. Muß dann optisch durchaus nicht mehr auffallen.Da hätte Hans de Vries in seinem Artikel sicher schon einen Hinweis gegeben. Und einen 2. DP-FP-Multiplizierer versteckt man nicht einfach so. Höchstens genau unter dem ersten bei verdoppelten Chipherstellungskosten :D
b) Die die Einführung der eSiGe Technik dürften sich die Abmessungen der Transistioren im Verhältnis zu den Leiterbahnen verändern. Das hat bei SRAM-Zellen sicherlich deutliche geometrische Veränderungen zur Folge, was dann auch gut sichtbar ist.
Zudem experimentiert AMD lt. eigener Aussage mit ZRAM, obiges Bild könnte so ein Testsample sein (65nm Produktionschips mit nur einem Core - außer Sempron - und viel L2-Cache erscheinen recht unpssend für den Weltmarkt 2007++.Die Caches wurden auch umstrukturiert. Jetzt ist anscheinend auch das Verhältnis zw. eigentlichen SRAM-Zellen und der Steuerlogik besser (war etwa 50:50 beim K8 bis Rev. E). Und speziell die Logikschaltungen hängen auch sehr stark von Leiterbahnenbreiten, -längen usw. ab.
c) Solange keiner der bisherigen Test die Bandbreite von DDR-II 800 auch im Ansatz zeigt, muss man von gedrosselten Samples ausgehen. Erst wenn die ca. 11 GByte/s gemessen werden, sind die anderen Werte überhaupt relevant.Aber es gab auch schon deutliche Transferrateneinbrüche (gegenüber dem theor. Maximum) bei Tests mit DDR400 vs. DDR480 usw.
(http://aceshardware.com/forums/read_post.jsp?id=115160908&forumid=1)
Aber es gab auch schon deutliche Transferrateneinbrüche (gegenüber dem theor. Maximum) bei Tests mit DDR400 vs. DDR480 usw.
(http://aceshardware.com/forums/read_post.jsp?id=115160908&forumid=1)
Es erscheint doch recht unwahrscheinlich, daß der 'alte' Stepping 'E' Core bei schnellerem RAM mitzieht, während Stepping 'F' plötzlich beim Transfer blockiert.
Zudem hat AMD ja am Memory-Controller (wg. Virtualisierung) kräftig gearbeitet, da erscheinen Einbrüche recht unlogisch.
Nur, AMD dürfte sich kaum das aktuelle Geschäft stören lassen, wenn tolle Werte über die nächste Generation bekannt werden. Intel erlebt ja gerade beim Marktanteil, wie die Leute eben vermeindlich 'alte' Technik nicht mehr so recht kaufen wollen.
Aber in wenigen Tagen / Turion X2 / DDR-II 667 haben wir ja echte Serien-Cores für Benchmarks zur Verfügung. Ich tippe auf eine angenehme positive Überraschung und AMD-typisch ordentliche Transferraten nahe am theoretischen Maximum der Speicheriegel.
xxmartin
11.04.2006, 19:15
c) Solange keiner der bisherigen Test die Bandbreite von DDR-II 800 auch im Ansatz zeigt, muss man von gedrosselten Samples ausgehen. Erst wenn die ca. 11 GByte/s gemessen werden, sind die anderen Werte überhaupt relevant.
Aber in wenigen Tagen / Turion X2 / DDR-II 667 haben wir ja echte Serien-Cores für Benchmarks zur Verfügung. Ich tippe auf eine angenehme positive Überraschung und AMD-typisch ordentliche Transferraten nahe am theoretischen Maximum der Speicheriegel.
Ich will Dich ungern enttäuschen, aber mittlerweile bezweifle ich stark, daß man auf absehbare Zeit die theoretische DDR2-Bandbreite zu 80-90% ausreizen kann, wie derzeit beim S939 und DDR1. Ich hatte es auch gehofft, aber die Zahlen sprechen eine andere Sprache. Der K8 ist ab einem gewissen Speicherdurchsatz einfach nicht mehr bandbreitenbeschränkt. Zwischen S754 und S939 war das damals noch deutlich anders mit Single Channel vs. Dual Channel. Aber die erneute Verdopplung der verfügbaren Bandbreite wird im Moment einfach nicht ausgenutzt, so daß die Latenzen durchschlagen.
Mich hätten allerdings die Anandtech Benches mit 800 MHz und 3.0-3-3 interessiert. Das wäre dann wirklich extrem interessant geworden.
Kunibert_KA
11.04.2006, 20:44
Es erscheint doch recht unwahrscheinlich, daß der 'alte' Stepping 'E' Core bei schnellerem RAM mitzieht, während Stepping 'F' plötzlich beim Transfer blockiert.
Zudem hat AMD ja am Memory-Controller (wg. Virtualisierung) kräftig gearbeitet, da erscheinen Einbrüche recht unlogisch.
Es scheint so zu sein, das AMD ein echtes Problem hat. Erst wurde verschoben und jetzt hat von kurz vor der Veröffetnlichung immer noch keine guten Werte. Die Frage ist was das Problem ist und weshalb man es nicht früher erkannt hat bzw es nicht möglich war dieses zu beheben.
Die Frage ist, ob eben durch die Virtualisierung ein Problem dazugekommen ist, oder ob es schon in der Architektur vorhanden war.
Die Effizienz des Memcontrollers ist ja bisher schon nicht mit der Bandbreite gewachsen. Dazu einige Zahlen aus dem Test bei computerbase:
http://www.computerbase.de/artikel/hardware/arbeitsspeicher/2006/bericht_ram_takt_timings/
Ich habe da mal ein paar Werte der synthetischen Benchmarks angesehen.
Das ganze lief auf einem Opteron 146 @3Ghz, der durch den hohen Takt eher mehr von schnelleren RAM bzw Bandbreite profitieren sollte.
Die Zahlen geben Takt/Timing, Theoretische Bandbreite, gemessene Bandbreite und die Effizienz an.
Everest:
200 MHz @ 3,0-4-4-8-2T 6400 5512 86,13
200 MHz @ 3,0-4-4-8-1T 6400 5605 87,58
200 MHz @ 2,0-2-2-5-1T 6400 5954 93,03
250 MHz @ 2,0-2-2-5-1T 8000 7055 88,19
300 MHz @ 3,0-4-4-8-2T 9600 7745 80,68
300 MHz @ 3,0-4-4-8-1T 9600 7798 81,23
SiSoftSandra – RAM Int
200 MHz @ 3,0-4-4-8-2T 6400 4904 76,63
200 MHz @ 3,0-4-4-8-1T 6400 5932 92,69
200 MHz @ 2,0-2-2-5-1T 6400 6023 94,11
250 MHz @ 2,0-2-2-5-1T 8000 7482 93,53
300 MHz @ 3,0-4-4-8-2T 9600 6947 72,36
300 MHz @ 3,0-4-4-8-1T 9600 7975 83,07
PCMark05 – RAM
200 MHz @ 3,0-4-4-8-2T 6400 4279 66,86
200 MHz @ 3,0-4-4-8-1T 6400 4651 72,67
200 MHz @ 2,0-2-2-5-1T 6400 4862 75,97
250 MHz @ 2,0-2-2-5-1T 8000 5316 66,45
300 MHz @ 3,0-4-4-8-2T 9600 5160 53,75
300 MHz @ 3,0-4-4-8-1T 9600 5546 57,77
Bei allen wird die höchste Effizienz bei engen Timings bei 200 MHz erreicht. Höherer Takt bringt trotz scharfer Timings (die bei dem Takt auch eine gute Latenz bedeuten) schlechtere Effizienzwerte.
Das reicht nicht aus die schlechten Werte des AM2 zu erklären, kann aber ein Hinweis darauf sein, das irgendwo eine Engstelle sitzt, die dazu führt das die zusätzliche Bandbreite immer schlechter genutzt werden kann.
Nehmen wir mal den PCMark als Beispiel:
DDR400 @ 3,0-4-4-8-1T
6400 max 4651 eff 72,67%
DDR600 @ 3,0-4-4-8-1T
9600 max 5546 eff 57,77%
DDR2 800
12800 max 6441 eff? 50,03%?
Annahme dabei: DDR400->DDR600 theoretisch 50%=3200 mehr effektiv 895
DDR400 -> DDR2 800 thearetisch 100%=6400 effektiv 2*895 ???
~6500MB/s geht gut in die Richtung die Anandtech und andere gemessen haben.
xxmartin
11.04.2006, 21:44
kann aber ein Hinweis darauf sein, das irgendwo eine Engstelle sitzt, die dazu führt das die zusätzliche Bandbreite immer schlechter genutzt werden kann
Betrachte es so, daß der Core mit steigender Bandbreite diese einfach nicht weiter nutzen kann. Das ist keine Engstelle sondern schlichtweg "kein Bedarf". Irgendwo sättigt sich das ganze ab. Beziehungsweise der Prozessor kann die Daten nicht schnell genug verarbeiten - die Skalierung von Datenhunger bei steigendem Takt und theoretischer Bandbreite nimmt also ab. Ein Fahrzeug mit 300 PS fährt auch nicht zwangsläufig doppelt so schnell wie eines mit 150 PS. Als Optimist kann man es als üppig vorhandene Leistungsreserven hinsichtlich Quad-Core und dem K8L für den AM2 betrachten.
Kunibert_KA
11.04.2006, 22:01
Betrachte es so, daß der Core mit steigender Bandbreite diese einfach nicht weiter nutzen kann. Das ist keine Engstelle sondern schlichtweg "kein Bedarf". Irgendwo sättigt sich das ganze ab. Beziehungsweise der Prozessor kann die Daten nicht schnell genug verarbeiten - die Skalierung von Datenhunger bei steigendem Takt und theoretischer Bandbreite nimmt also ab. Ein Fahrzeug mit 300 PS fährt auch nicht zwangsläufig doppelt so schnell wie eines mit 150 PS. Als Optimist kann man es als üppig vorhandene Leistungsreserven hinsichtlich Quad-Core und dem K8L für den AM2 betrachten.
Das der K8 auch als Dualcore zur Zeit kaum Bedarf für diese Bandbreite hat sehe ich auch so. Es geht hier aber um andere Punkte.
1. ein mehr an Bandbreite würde zumindest in einigen Bereichen etwas Performance bringen, die gegenüber dem Conroe wohl nötig sein wird.
2. weshalb ist die Effizient so schlecht? Was bedeutet das für die Zukunft? Was muss geändert werden?
3. Wenn der Quadcore kommt, dann wird man die Bandbreite benötigen. Bis dahin ist auch nicht mehr so viel Zeit. Wenn die schlechte Ausnutzung der Bandbreite an etwas fundamentalem liegt, dann bedeutet das auch zusätzliche große Änderungen am Kern, wenn man nicht das Risiko eingehen will, das der Quad wegen fehlender Bandbreite verhungert.
Wie gesagt, beim AM2 K8 wird das für die reale Performance wohl nicht so viel ausmachen, für den K8L oder andere Quads wird es aber ein Problem werden können.
Bei vielen Nutzern hätte man mit hoher Bandbreite (ob sinnvoll oder nicht) auch marketingmässig Punkten können. Da man es aber trotz Verschiebung nicht hinbekommen hat, scheint es ja etwas fundamentaleres zu sein, was bei mir hinsichtlich der Zukunft eben die Frage aufwirft ob man es bis zu den Bandbreitenhungrigeren CPUs gelöst bekommt.
voodoo44
11.04.2006, 22:57
Betrachte es so, daß der Core mit steigender Bandbreite diese einfach nicht weiter nutzen kann. Das ist keine Engstelle sondern schlichtweg "kein Bedarf". Irgendwo sättigt sich das ganze ab. Beziehungsweise der Prozessor kann die Daten nicht schnell genug verarbeiten - die Skalierung von Datenhunger bei steigendem Takt und theoretischer Bandbreite nimmt also ab. Ein Fahrzeug mit 300 PS fährt auch nicht zwangsläufig doppelt so schnell wie eines mit 150 PS. Als Optimist kann man es als üppig vorhandene Leistungsreserven hinsichtlich Quad-Core und dem K8L für den AM2 betrachten.
Sorry, wenn ich mich grad in die Diskussion einmische (hab von dem Thema eh nicht so Ahnung wie ihr...fühl mic hrichtig dumm gegenüber euch :|) aber - der Vergleich Hinkt, beim Auto braucht man 8mal soviel PS, da man einen steigenden luftwiderstand hat...
gibts sowas bei prozessoren auch? :P
mtb][sledgehammer
12.04.2006, 00:49
Interessant wäre es ja mal gewesen, wenn die Jungs mit nur einem DDR2 Modul (vs Dual Channel DDR) getestet hätten. Gleiche bandbreite, vergleichbare Timings - was bringt das an Performance?
xxmartin
12.04.2006, 01:15
Sorry, wenn ich mich grad in die Diskussion einmische (hab von dem Thema eh nicht so Ahnung wie ihr...fühl mic hrichtig dumm gegenüber euch :|) aber - der Vergleich Hinkt, beim Auto braucht man 8mal soviel PS, da man einen steigenden luftwiderstand hat...
gibts sowas bei prozessoren auch? :P
Dann hast Du mein Posting nicht ganz verstanden. :)
[sledgehammer;2681037']Interessant wäre es ja mal gewesen, wenn die Jungs mit nur einem DDR2 Modul (vs Dual Channel DDR) getestet hätten. Gleiche bandbreite, vergleichbare Timings - was bringt das an Performance?
Jo, ist auch interessant. Aber allein der Test bei gleichen Timings wäre schon super gewesen. Die OCZ schaffen 800 MHz mit 3.0-3-3-8 locker - nur das Testboard erlaubte nicht, die Timings zu verstellen. Denn DDR2-800 sollte jeden DDR1 mit "400 MHz" (sprich den üblichen 200 MHz) bei gleichen 3.0-3-3-8 Timings gehörig deklassieren. Dann hätte man definitiv überall ein "+" vor den Prozenten und wäre im Schnitt vermutlich auch mehr in Richtung 5-10% Zugewinn.
Von daher bleibt nur abwarten auf die ersten final Boards, insbesondere von DFI, wo man dann alles bis ans Limit tweaken kann.
Die Frage ist, ob eben durch die Virtualisierung ein Problem dazugekommen ist, oder ob es schon in der Architektur vorhanden war.
Das reicht nicht aus die schlechten Werte des AM2 zu erklären, kann aber ein Hinweis darauf sein, das irgendwo eine Engstelle sitzt, die dazu führt das die zusätzliche Bandbreite immer schlechter genutzt werden kann.
a) Der Aspekt 'Virtualisierung' ist natürlich zu beachten, aber erklärt nicht das Limit bei recht genau DDR-II 400 Dual-Channel.
b) Es gab Gerüchte über einen Bug im Memorycontroller, man kann dies aber auch als Drosselung vielleicht im Zusammenhang mit der Beta-Version der Virtualisierung betrachten.
Es gibt keinen erkennbaren technischen Grund, daß beim K8 auf So.AM2 im Vergleich zu So.939 ein Limit entstanden ist. Ich bleibe dabei, es sieht nach Absicht im Zusammenhang mit den ersten Samples aus. Aber ab 9.5. gibts ja den Turion X2 (incl. Virtualisierung/ DDR-II 667), dann haben wir ja echte Serien-CPUs zum Vergleich.
Aber allein der Test bei gleichen Timings wäre schon super gewesen. Die OCZ schaffen 800 MHz mit 3.0-3-3-8 locker - nur das Testboard erlaubte nicht, die Timings zu verstellen. Denn DDR2-800 sollte jeden DDR1 mit "400 MHz" (sprich den üblichen 200 MHz) bei gleichen 3.0-3-3-8 Timings gehörig deklassieren. Dann hätte man definitiv überall ein "+" vor den Prozenten und wäre im Schnitt vermutlich auch mehr in Richtung 5-10% Zugewinn. Die Timings waren doch (fast) gleich, zumindest aus absoluter Sicht. Dass DDR2-800 mit 3-3-3 schneller sind als DDR-400 mit 3-3-3 ist logisch, da dann eben nicht nur ein Vorteil in der Bandbreite vorhanden ist, sondern auch bei den Latenzen.
Weiß eigentlich irgendjemand mit welchen CPU-Takt da gebencht wurde? Ich frag mich da schon mit welchem Takt der Speicher läuft. Bei den aktuellen Athlons ist der Speicherteiler immer ganzzahlig, so dass beide Taktflanken des Speichers immer synchron mit Taktflanken der CPU sind. Beim AM2 sind die CPU Taktunterschiede nach wie vor bei 200 MHz, wenn der Speicher immer mit 400 MHz arbeitet, würde das aber bedeuten, dass auch nicht ganzzahlige Speicherteiler zum Einsatz kommen und dadurch nciht mehr beide Taktflanken synchron sind.
xxmartin
12.04.2006, 12:24
Die Timings waren doch (fast) gleich, zumindest aus absoluter Sicht. Dass DDR2-800 mit 3-3-3 schneller sind als DDR-400 mit 3-3-3 ist logisch, da dann eben nicht nur ein Vorteil in der Bandbreite vorhanden ist, sondern auch bei den Latenzen.
Ja, aber eben genau da wäre der Performanceunterschied doch am entscheidensten. Denn schließlich soll der AM2 ein Upgrade sein. Und wenn DDR2-800 mit 3.0-3-3-8 sagen wir durchweg ~10% Vorteil bringen gegenüber DDR1-400 3.0-3-3-8, dann ist das schon mehr als nur ein "Kosmetikupgrade".
Weiß eigentlich irgendjemand mit welchen CPU-Takt da gebencht wurde?
X2 4800+, also 2*2400 MHz mit 2*1M.
Ich frag mich da schon mit welchem Takt der Speicher läuft. Bei den aktuellen Athlons ist der Speicherteiler immer ganzzahlig, so dass beide Taktflanken des Speichers immer synchron mit Taktflanken der CPU sind. Beim AM2 sind die CPU Taktunterschiede nach wie vor bei 200 MHz, wenn der Speicher immer mit 400 MHz arbeitet, würde das aber bedeuten, dass auch nicht ganzzahlige Speicherteiler zum Einsatz kommen und dadurch nciht mehr beide Taktflanken synchron sind.
DDR2 ist die Datenrate vierfach (4 Bits pro Takt), bei DDR1 nur zweifach (2 Bits pro Takt).
Dementsprechend ist DDR2-800 im Endeffekt 200 MHz Grundtakt * 4 und somit kannst Du weiterhin ganzzahlige Teiler verwenden. Nur für DDR2-666, DDR2-533 und sonstige "krumme" Takte wird wieder abgerundet werden. Es bleibt also weiterhin bei ganzzahligen Speicherteilern.
Ja, aber eben genau da wäre der Performanceunterschied doch am entscheidensten. Denn schließlich soll der AM2 ein Upgrade sein. Und wenn DDR2-800 mit 3.0-3-3-8 sagen wir durchweg ~10% Vorteil bringen gegenüber DDR1-400 3.0-3-3-8, dann ist das schon mehr als nur ein "Kosmetikupgrade".
Ok, aber die eigentliche Frage ist doch, was bringt DDR2, nicht was bringen niedrige Latenzen
DDR2 ist die Datenrate vierfach (4 Bits pro Takt), bei DDR1 nur zweifach (2 Bits pro Takt).
Dementsprechend ist DDR2-800 im Endeffekt 200 MHz Grundtakt * 4 und somit kannst Du weiterhin ganzzahlige Teiler verwenden. Nur für DDR2-666, DDR2-533 und sonstige "krumme" Takte wird wieder abgerundet werden. Es bleibt also weiterhin bei ganzzahligen Speicherteilern. Dem Speichercontroller interessiert der Speicherzellentakt aber gar nicht. Der kommuniziert ja nur mit dem I/O-Buffer, und der hat eben 400 MHz.
xxmartin
12.04.2006, 20:44
Ok, aber die eigentliche Frage ist doch, was bringt DDR2, nicht was bringen niedrige Latenzen
DDR2 bringt höhere mögliche Taktraten.
Das Auto fährt in rot nicht schneller als in gelb.
DDR1-400 3.0-3-3-8 sollte theoretisch auf selbem Niveau liegen können wie DDR2-400 3.0-3-3-8. Das dem allerdings nicht so ist, liegt somit an anderen Dingen (Protokoll-Overhead, anderer Chipaufbau, etc.).
Von daher kann man eben nur die höheren Taktraten vergleichen - ein 1:1 Vergleich ist somit zweckfrei, da er schon von der puren Logik her keinen Unterschied bringen kann. Ein FX-60 ist bei 1.8 GHz eben genauso flott wie ein Opteron 165 bei 1.8 GHz. Nur, daß der FX-60 eben mehr Takt kann. Und DDR2 hat eben auch deutlich mehr Luft nach oben als DDR1.
Dem Speichercontroller interessiert der Speicherzellentakt aber gar nicht. Der kommuniziert ja nur mit dem I/O-Buffer, und der hat eben 400 MHz.
Ist trotzdem nicht relevant, da der Referenztakt des Systems weiterhin bei 200 MHz bleibt. Und nur selbigen stellt man ein (sonst müßte man auch die Hypertransport-Berechnung via LDT sowie CPU-Taktfrequenz-Berechnung umstellen und das ist nahezu ausgeschlossen). Ob der Speichertakt intern dann noch verdoppelt angelegt wird, ist reine Betrachtungssache. Eingestellt werden weiterhin Regionen von 133-250 MHz, die dann am Ende *4 am Speicher ankommen - da bin ich mir ziemlich sicher.
Ist trotzdem nicht relevant, da der Referenztakt des Systems weiterhin bei 200 MHz bleibt. Und nur selbigen stellt man ein (sonst müßte man auch die Hypertransport-Berechnung via LDT sowie CPU-Taktfrequenz-Berechnung umstellen und das ist nahezu ausgeschlossen). Ob der Speichertakt intern dann noch verdoppelt angelegt wird, ist reine Betrachtungssache. Eingestellt werden weiterhin Regionen von 133-250 MHz, die dann am Ende *4 am Speicher ankommen - da bin ich mir ziemlich sicher. Es geht mir nicht darum, wie der Takt erzeugt wird, es geht mir nur um die Datenübertragung. Hier ist es Fakt, dass bei DDR2-800 die Daten mit 400 MHz übertragen werden. Bei einem CPU Takt von z.B. 2,2 oder 2,6 GHz ist somit immer eine Taktflanke nicht synchron. Diese Szenario hatte man bis jetzt nicht, da der Speicherteiler immer ein ganzzahliger Teiler des CPU Taktes war. Die Frage (für mich) ist jetzt, ob diese eine nicht synchrone Flanke jetzt irgendwelche Leistungseinbußen mit sich zieht, oder ob das kein Problem ist, oder ob bei diesen Taktfrequenzen der Speicher gar nicht mit 400 MHz läuft.
Dresdenboy
13.04.2006, 09:50
Hier noch eine interessante Antwort von David Wang (bekannt von Artikeln auf Realworldtech) zu dem Thema:
http://realworldtech.com/forums/index.cfm?action=detail&PostNum=4269&Thread=2&entryID=65733&roomID=11
Kunibert_KA
13.04.2006, 15:23
Hier noch eine interessante Antwort von David Wang (bekannt von Artikeln auf Realworldtech) zu dem Thema:
http://realworldtech.com/forums/index.cfm?action=detail&PostNum=4269&Thread=2&entryID=65733&roomID=11
Ja das ist auf jeden Fall eine Erklärung. Ich möchte aber doch noch mal ein paar Zahlen einwerfen.
In der Erklärung oben geht es ja darum warum der AM2 mit DDR2 nicht die Effizienz erreicht.
Wenn ich mir aber die Zahlen ansehe, dann ist das schon beim S939 mit DDR so. Beim AM2 tritt es wohl stärker in Erscheinung, da der Controller noch nicht so ausgereift wie der des S939(DDR) ist.
Quelle: x-bit labs
Memory: Patriot PDC1G5600ELK (PC5600)
Board: DFI LANParty UT NF4 Ultra-D
CPU: AMD Athlon 64 FX-57 CPU (Socket 939, 2.8GHz, 1024KB L2 cache, San Diego core)
ScienceMark Mem:
Takt/Timings Max. Effektiv %
DDR400 @ 2,0-2-2-10-1T 6400 5664 88,5
DDR430 @ 2-2-2-10-1T 6880 6031 87,66
DDR466 @ 2-2-2-10-1T 7456 6464 86,7
DDR510 @2.5-3-3-10-1T 8160 6894 84,49
DDR560 @2,5-4-4-10-1T 8960 7128 79,55
DDR622 @3-4-4-10-1T 9952 7290 73,25
DDR700 @3-5-5-10-2T 11200 6951 62,06
Um es noch etwas deutlicher zu machen, hier die zusätzliche Bandbreite und was davon ankommt:
Takt / Timings Max +max. +eff. %
DDR400 @ 2,0-2-2-10-1T 6400
DDR430 @ 2-2-2-10-1T 6880 480 367 76,46
DDR466 @ 2-2-2-10-1T 7456 576 433 75,17
DDR510 @2.5-3-3-10-1T 8160 704 430 61,08
DDR560 @2,5-4-4-10-1T 8960 800 234 29,25
DDR622 @3-4-4-10-1T 9952 992 162 16,33
DDR700 @3-5-5-10-2T 11200 1248 -339 -27,16
Wie man sieht bricht auch der S939 DDR1 Controller bei höherer Bandbreite sehr deutlich ein.
Es kann also nicht nur am AM2 / DDR2-Controller liegen!
Was ist hier der limitierende Faktor?
Ich habe hier ja den Cache im Verdacht.
Alles was über den Memcontroller geladen wird, muss ja auch in den Cache geschoben werden. Diser hat aber auch eine begrenzte Bandbreite und eine Latenz.
Beispiel:
Bei einem Takt von 1,8 Ghz beträgt die Theoretische Bandbreite 14400 MB/s
Effektiv werden aber 8260 gemessen. Das bedeutet er nutzt 57,36% der theoretischen Bandbreite aus.
Bei einem Takt von 2,4Ghz beträgt die theor. Bandbreite 19200 MB/s, gemesen wurden mit ScienceMark 8833 MB/s, was eine Ausnutzung der Bandbreite von 46% bedeutet.
Damit will ich sagen, das wenn die Benchmarks nur einen Kern nutzen, die Daten auch nur in einen L2-Cache geschrieben werden. Dieser hat zur Zeit aber nicht die nötige Bandbreite um die Daten des Memcontrolers anzunehmen. Immerhin sind ja durch den Benchmark ja auch Zugriffe auf den L2 zu verzeichnen, die die für den Memcontroller nutzbare Bandbreite des L2 weiter einschränken (FSB-Dilemma).
Um festzustellen ob der Cache der limitierende Faktor ist, müsste man den RAM mal bei verschiedenen Taktraten der CPU testen, da ja die Bandbreite des L2 mit der CPU skaliert.
Ergebnis: Wenn ein Benchmark beide Kerne und damit beide L2s nutzt könnte die Bandbreite die wir beim Memcontroller sehen deutlich höher sein.
AMD sollte die Bandbreite des L2 von 64+64 erhöhen auf 128, was auch besser zu den 128 bit SSE passen würde. So müssen für eine 128 bit SSE Instruktion 2 Cachelines gelesen werden.
Bei Anandtech gibt es einen neuen Artikel bzgl. AM2 und DDR2 Performance
www.anandtech.com/cpuchipsets/showdoc.aspx?i=2741
Bei Anandtech gibt es einen neuen Artikel bzgl. AM2 und DDR2 Performance
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2741&p=3
'Everege Latency' ist bei DDR-II wirklich auf Bestmarke, dafür klemmt es sichtbar an der Transferleistung des Speichers.
Sowas nennt man Drosselung, mal sehen weshalb AMD dies macht.
Erste So.AM2 CPUs gelistet
http://www.theinquirer.net/?article=31022
https://usm.channelonline.com/ntw/storesite/Search/Category/?search_string=am2%20&amp;search_field=all&amp;search_style=starts_with&amp;search_ty pe=ds_products_ss
Stepping F = 'CN' = Single Core,
Stepping F = 'CU' = Dual Core 2* 512k,
Stepping F = 'CS' = Dual Core 2* 1024k
Die Preise sind beim A64 recht hoch, die So.AM2 Semprone aber auf normalem Niveau.
Crashman
15.04.2006, 21:15
Sowas nennt man Drosselung, mal sehen weshalb AMD dies macht.
Ich glaub so langsam solltest auch du anerkennen, dass da einfach net mehr geht und der AM2 keinen riesigen Schub bringen wird.
Ich glaub so langsam solltest auch du anerkennen, dass da einfach net mehr geht und der AM2 keinen riesigen Schub bringen wird.
Solche Kommentare bringen rein gar nichts.
Was der AM2 wirklich kann (oder nicht) sagt Dir das Licht (erfahren wir bei der offiziellen Vorstellung der CPU). Von irgendwelchen Vorserienmustern auf die Geschwindigkeit des Endprodukts zu schließen muß nicht immer richtig sein obwohl es durchaus schonmal Anhaltspunkte setzen kann.
mtb][sledgehammer
16.04.2006, 15:28
Es gibt ja die Vermutung, dass nicht mehr Bandbreite zu sehen ist, da der Cache einfach nicht schnell genug. Hab mal schnell ein TecChannel Diagramm herausgepickt: Transferleistung eines Athlon 64 X2 4800+:
http://www.tecchannel.de/imgserver/bdb/342600/342633/01852BF4D7B60B7C945F4FA51F12ABBA_1000x700.jpg
Ich denke an der Theorie ist durchaus etwas dran, maximal erreicht der L2 Cache ca. 6500 MB/s.
Dann müsste man sich aber echt fragen: Warum weiß dass AMD nicht selber, dass da ein Nadelöhr besteht? Ist an dieser Theorie etwas dran, dann müsste jedoch zumindest ein Dual-Core in speicherintensiven Multithreading Anwendngen von dieser Bandbreite profitieren können.
Insgesamt frage ich mich aber sowiso: Wieso ist bei AMD das Cache Subsystem so langsam, theoretisch könnte der L2 Cache einen Wert von 32 GB/s erreichen *noahnung*
Ich glaub so langsam solltest auch du anerkennen, dass da einfach net mehr geht und der AM2 keinen riesigen Schub bringen wird.
Oben = mtb][sledgehammer sieht man das alte Nadelöhr des heutigen K8.
AMD ist sicherlich nicht entgangen, daß der L2 ein Limit hat.
Definitiv aber hat AMD aber den gesamten Memorycontroller incl. L2 für Pacifica überarbeitet und es erscheint sehr erstaunlich daß das Endprodukt wieder bei ca. 6-7 GByte/s an Grenzen stößt.
AM2 ist übrigens die Basis für DDR-II UND -III, also noch mehr Grund zum handeln.
Bliebe noch die Lösung, daß nur Stepping F / 90nm limitiert ist, aber AMD hat ja schon mit die OEMs auf DDR-II 800 eingeschworen, was Blödsinn wäre, wenn obiges Limit beim Stepping F im Serienprodukt verbliebe.
Wenn man an den Test bei THG zurückdenkt (nur langsamtes Timing = DDR-II 400 möglich) dann sieht es wirklich nicht nach optimierten Vorseriensteppings aus.
Crashman
16.04.2006, 18:23
Ich behaupte auch nicht, dass das ewig bei AM2 so bleiben wird. Aber ich denke, dass sich beim Stepping F bis zum Verkaufsstart keine enormen Sprünge mehr ergeben werden.
Das ist auch aus alter Planung heraus gar nicht nötig, denn Am2 + Stepping F ist eher ein evolutionärer Schritt. Keinesfalls als Conroe Konkurrenz gedacht.
MfG
Treverer
16.04.2006, 20:57
[sledgehammer;2687043']Ist an dieser Theorie etwas dran, dann müsste jedoch zumindest ein Dual-Core in speicherintensiven Multithreading Anwendngen von dieser Bandbreite profitieren können.
habe ich etwas verpasst? denn genau solche benches - nämlich dual-core/multi-threading - habe ich hinsichtlich ddr2 und am2 noch nicht gesehen. es waren doch durchweg nur einzelne anwendungen. wenn diese nicht besonders bandbreitenlastig sind (z.b. games), dann ist doch klar, daß ddr2 wenig bringt. deswegen wundere ich mich auch ein wenig über die bisherige aufregung bzw. enttäuschung. der letzte test bei andandtech hat doch deutlich gemacht:
- der neue sockel am2 bringt gegenüber 939 minimalste leistungszuwächse bei ddr667, bei ddr800 immerhin schon mehr. dies ist schonmal besser gelungen, als ehedem mal wieder bei intel :-)
- anwendungen, die keine bandbreite brauchen, profitieren nicht (welch ein wunder :] )
desweiteren zu bemerken:
- multithreading und multicore wurde noch nicht speziell ausgetestet
- latenzen von ddr2 bewegen sich abwärts
- höher getaktete athlon64 profitieren mehr, ebenso multicore. d.h. ddr2 sichert das gute skalieren! dies gilt gerade auch für den kommenden k8l, der mehr datennachschub für seine verbesserte fpu brauchen wird (integer einheit bleibt unverändert, oder?)
ich finde, man sollte lieber mal festhalten, daß amd völlig recht hatte mit dem langen warten auf ddr2, nicht wahr? und der conroe schreckt mich nicht, die gründe sind so klar und oft genannt, brauche ich nicht wiederholen...
fazit: sockel am2 ist keine revolution sondern investition in die zukunftssicherheit der athlon64 architektur. und, wie so oft bei amd im gegensatz zu intel: mehr leistung bei weniger energieverbrauch. daher: richtige richtung!
p.s.:
1. fünf eis, daß der conroe sich verspätet
2. zehn eis, daß er zum zeitpunkt des erscheinens keine 10% rechenstärker ist, als die schnellste amd cpu (benches: alles querbeet ;-) )
- latenzen von ddr2 bewegen sich abwärts
ich finde, man sollte lieber mal festhalten, daß amd völlig recht hatte mit dem langen warten auf ddr2, nicht wahr? und der conroe schreckt mich nicht, die gründe sind so klar und oft genannt, brauche ich nicht wiederholen...
a) geringe Latenzzeiten zeigt, daß AMD DDR-II voll ausnutzt
b) DDR-II früh (=400/533) war wirklich nur ein Marketing-Gag von Intel. Allerdings stellt AMD ja selbst den Sempron auf Dual-Channel DDR-II um, also muss das Produktionsstepping hier wirklich Vorteile vs. So.939 oder gar So.754 bringen.
Zumindest sollten die Transferraten in Richtung 11 MBit/s gehen, selbst Pacifica kann nicht im K8 drosseln wie die ersten Ergebnisse es vermuten lassen.
xxmartin
17.04.2006, 01:48
[sledgehammer;2687043']Ist an dieser Theorie etwas dran, dann müsste jedoch zumindest ein Dual-Core in speicherintensiven Multithreading Anwendngen von dieser Bandbreite profitieren können.
Ja, eine sehr gute Erklärung! Macht für mich jedenfalls sehr gut Sinn.
Den "Beleg" für speicherintensives Multithreading liefert Anandtech ja gleich mit. CoD 2 war ja das Game, daß in den Benchmarks teilweise 10% und mehr profitiert hat von DDR2.
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2741&p=3
Call of Duty 1.2 was used in these tests, which supports dual processors, and test results did not follow the same expected scaling of other benchmarks. For this reason, the Call of Duty 2 results are considered suspect until we have more experience with Revision 1.2.
Ich finde, das ist die Bestätigung Deiner Vermutung schwarz auf weiß.
habe ich etwas verpasst? denn genau solche benches - nämlich dual-core/multi-threading - habe ich hinsichtlich ddr2 und am2 noch nicht gesehen. es waren doch durchweg nur einzelne anwendungen. wenn diese nicht besonders bandbreitenlastig sind (z.b. games), dann ist doch klar, daß ddr2 wenig bringt. deswegen wundere ich mich auch ein wenig über die bisherige aufregung bzw. enttäuschung. der letzte test bei andandtech hat doch deutlich gemacht:
- der neue sockel am2 bringt gegenüber 939 minimalste leistungszuwächse bei ddr667, bei ddr800 immerhin schon mehr. dies ist schonmal besser gelungen, als ehedem mal wieder bei intel :-)
- anwendungen, die keine bandbreite brauchen, profitieren nicht (welch ein wunder :] )
desweiteren zu bemerken:
- multithreading und multicore wurde noch nicht speziell ausgetestet
- latenzen von ddr2 bewegen sich abwärts
- höher getaktete athlon64 profitieren mehr, ebenso multicore. d.h. ddr2 sichert das gute skalieren! dies gilt gerade auch für den kommenden k8l, der mehr datennachschub für seine verbesserte fpu brauchen wird (integer einheit bleibt unverändert, oder?)
ich finde, man sollte lieber mal festhalten, daß amd völlig recht hatte mit dem langen warten auf ddr2, nicht wahr? und der conroe schreckt mich nicht, die gründe sind so klar und oft genannt, brauche ich nicht wiederholen...
fazit: sockel am2 ist keine revolution sondern investition in die zukunftssicherheit der athlon64 architektur. und, wie so oft bei amd im gegensatz zu intel: mehr leistung bei weniger energieverbrauch. daher: richtige richtung!
p.s.:
1. fünf eis, daß der conroe sich verspätet
2. zehn eis, daß er zum zeitpunkt des erscheinens keine 10% rechenstärker ist, als die schnellste amd cpu (benches: alles querbeet ;-) )
Bei Intel kann man aber aufgrund des FSB"s den DDR-RAM II schneller als den FSB laufen lassen. Bei AMD ist dies aufgrund des anderen Prinzips nicht möglich !
Vermutlich wird die CPU da keinen Nutzen ziehen können, aber evt. die restlichen Komponenten die daran angeschlossen sind.
Und warum sollte sich der Conroe verspäten, bisher kamen die neuen Intel 9xx Modelle auf dem Markt mit neuem Stepping, den Core-Duo fürs NB u.s.w, warum sollte dies jetzt gerade beim Conroe anders sein.
Ich gehe des weiteren einfach davon aus, das 10% durchaus realitisch sind, vielleicht aber nicht in allen Bereichen, das wird man sehen.
Er soll aber wohl weniger Verbrauchen, ...........
Warum sollte AMD von OC mehr profitieren als AMD, da hast du wohl die vielen Pentium Mobile Thread übersehen, der skaliert verdammt gut, und das trotz seiner bescheidenen Speicheranbindung, darin sieht man jedenfalls deutlich das "Speicherbandbreite" nicht alles, zumal scheint diese Speicherorganisation in der CPU optimierter als bei AMD.
DDR-RAM II bringt ja auch nicht nur Vorteile, siehe A64er teilweise auch heute zickt der interne Controller ganz schön rum, und kann je nach CPU unterschiedlich ausfallen - ich gehe mal davon aus das mit DDR-RAM II in den kommenden Wochen ebenfalls erstmal mit Problemen zu rechnen ist, und das ganze erstmal reifen muß. Ähnlich wie bei den ersten A64er Clawhammer, und wie es jetzt bei den Venice der Fall ist. Da hat sich nochmal einiges getan, neue Steppings gab es.
Aber ich denke das sowohl bei Intel auch AMD man 6-12 Monate später ausgereifte Produkte kaufen kann.
Dresdenboy
17.04.2006, 10:24
[sledgehammer;2687043']Es gibt ja die Vermutung, dass nicht mehr Bandbreite zu sehen ist, da der Cache einfach nicht schnell genug. Hab mal schnell ein TecChannel Diagramm herausgepickt: Transferleistung eines Athlon 64 X2 4800+:
[Bild siehe Originalposting]
Ich denke an der Theorie ist durchaus etwas dran, maximal erreicht der L2 Cache ca. 6500 MB/s.
Dann müsste man sich aber echt fragen: Warum weiß dass AMD nicht selber, dass da ein Nadelöhr besteht? Ist an dieser Theorie etwas dran, dann müsste jedoch zumindest ein Dual-Core in speicherintensiven Multithreading Anwendngen von dieser Bandbreite profitieren können.
Insgesamt frage ich mich aber sowiso: Wieso ist bei AMD das Cache Subsystem so langsam, theoretisch könnte der L2 Cache einen Wert von 32 GB/s erreichen *noahnung*Die 32 bit-Transfer-Tests sind noch nicht aussagekräftig genug. Deshalb hier (auch mit interessanten Unterschieden!) die 128 bit-Transfer-Diagramme vom X2 4800+:
http://www.tecchannel.de/imgserver/bdb/342600/342635/2DC415C16D8DED65BD817952F9BDA774_1000x700.jpg
und FX-60:
http://www.tecchannel.de/imgserver/bdb/347500/347556/3067C5A86AFC52AF91B5F558CC8C0F17_1000x700.jpg
(http://www.tecchannel.de/technologie/prozessoren/434002/index18.html
Das sind schon seltsame Unterschiede bei 2 CPUs, die sich architektonisch doch kaum unterscheiden sollten. Möglicherweise bewirkt durch untersch. Board/BIOS u. entsprechend andere IMC-Konfiguration, trotz gleichen Speichers. Aber reine Lese-/Schreib-Schleifen werden kaum die Load-Store-Unit- und IMC-Buffer beanspruchen, wie die des Stream-Benchmarks.
Bei Intel kann man aber aufgrund des FSB"s den DDR-RAM II schneller als den FSB laufen lassen. Bei AMD ist dies aufgrund des anderen Prinzips nicht möglich !
Vermutlich wird die CPU da keinen Nutzen ziehen können, aber evt. die restlichen Komponenten die daran angeschlossen sind.Der Memorycontroller sitzt im Core. Daher würden mich folgende Fragen interessieren:
1. Welche "restlichen Komponenten" (ausser der CPU) sind an den Memorycontroller angeschlossen?
2. Wie sind diese dort angeschlossen?
3. Warum sollten diese dann ausgerechnet mehr von einer schnelleren Anbindung des Controllers profitieren, als der Core selbst?
Und warum sollte sich der Conroe verspäten, bisher kamen die neuen Intel 9xx Modelle auf dem Markt mit neuem Stepping, den Core-Duo fürs NB u.s.w, warum sollte dies jetzt gerade beim Conroe anders sein. Mir wäre jetzt aus dem Stehgreif keine CPU aus den letzten Jahren bekannt, die pünktlich geliefert wurde - und zwar an den Kunden im Laden (oder meinetwegen auch Online-Shop)!
Bitte nicht verwechseln: Auslieferung von OEM-Mustern =! Markteinführung
Ich gehe des weiteren einfach davon aus, das 10% durchaus realitisch sind, vielleicht aber nicht in allen Bereichen, das wird man sehen.
Er soll aber wohl weniger Verbrauchen, ...........Wovon redest Du jetzt? Vom Conroe oder vom AM2? Hmm ... ist wohl auch egal, denn das dürfte auf beide zutreffen.
Warum sollte AMD von OC mehr profitieren als AMD, da hast du wohl die vielen Pentium Mobile Thread übersehen, der skaliert verdammt gut, und das trotz seiner bescheidenen Speicheranbindung, darin sieht man jedenfalls deutlich das "Speicherbandbreite" nicht alles, zumal scheint diese Speicherorganisation in der CPU optimierter als bei AMD. Warum verkauft dann Intel keine PMs für den Desktop, wo diese doch so gut sind und so hervorragend skalieren?
Gehört aber nicht in diesen Thread ... nur mal so zum Nachdenken.
DDR-RAM II bringt ja auch nicht nur Vorteile, siehe A64er teilweise auch heute zickt der interne Controller ganz schön rum, und kann je nach CPU unterschiedlich ausfallen - ich gehe mal davon aus das mit DDR-RAM II in den kommenden Wochen ebenfalls erstmal mit Problemen zu rechnen ist, und das ganze erstmal reifen muß. Ähnlich wie bei den ersten A64er Clawhammer, und wie es jetzt bei den Venice der Fall ist. Da hat sich nochmal einiges getan, neue Steppings gab es. Wenn Du die Probleme meinst, die irgendwelche OC-ler mit ihrem hoffnungslos getakteten Speicher haben oder mit Riegeln, die nicht innerhalb festgelegter Spezifikationen laufen, Wayne ...:]
Oder hab ich jetzt irgendeine Rückrufaktion von CPUs wegen teildefekter Memorycontroller verpasst?
Treverer
17.04.2006, 13:20
@derDuke
danke für die antworten - war mir einfach zu doof :]
für zidane dennoch eine ergänzung: beim skalieren der amd-cpus geht es nun wirklich um alles a u ß e r den bedürfnissen der oc-gemeinde. es geht darum, daß reguläre höhere taktraten auch tatsächlich beim kunden mehr leistung ankommen lassen. gleiches gilt insbesonders für server mit mehreren cpus.
also, guckst du:
http://www.gruene-trier-saarburg.de/agora/diverse/specint_rate.gif
http://www.gruene-trier-saarburg.de/agora/diverse/specfp_rate.gif
gerade bei der fp leistung müßte der woodcrest schon noch deutlich zulegen. nun gut, angeblich sind es 800mhz und wie immer fetter cache, die eh noch drauf kommen ( http://planet64bit.de/node/1326 ). dennoch: zum überholen fehlt schon noch was, wenn amd endlich auch mit 65nm rauskommt...
Der Memorycontroller sitzt im Core. Daher würden mich folgende Fragen interessieren:
1. Welche "restlichen Komponenten" (ausser der CPU) sind an den Memorycontroller angeschlossen?
2. Wie sind diese dort angeschlossen?
3. Warum sollten diese dann ausgerechnet mehr von einer schnelleren Anbindung des Controllers profitieren, als der Core selbst?
Mir wäre jetzt aus dem Stehgreif keine CPU aus den letzten Jahren bekannt, die pünktlich geliefert wurde - und zwar an den Kunden im Laden (oder meinetwegen auch Online-Shop)!
Bitte nicht verwechseln: Auslieferung von OEM-Mustern =! Markteinführung
Wovon redest Du jetzt? Vom Conroe oder vom AM2? Hmm ... ist wohl auch egal, denn das dürfte auf beide zutreffen.
Warum verkauft dann Intel keine PMs für den Desktop, wo diese doch so gut sind und so hervorragend skalieren?
Gehört aber nicht in diesen Thread ... nur mal so zum Nachdenken.
Wenn Du die Probleme meinst, die irgendwelche OC-ler mit ihrem hoffnungslos getakteten Speicher haben oder mit Riegeln, die nicht innerhalb festgelegter Spezifikationen laufen, Wayne ...:]
Oder hab ich jetzt irgendeine Rückrufaktion von CPUs wegen teildefekter Memorycontroller verpasst?
Wenn du mal lesen könntest, was Treverer geschrieben hat, und dann genau meine Antworten lesen würdest, würdest du hier jetzt keine Fragen stellen, was ich hier und da vermutlich gemeint habe könnte. Habe aber auch ehrlichgesagt keine Lust, jeden Thread wieder auseinander zu wursteln, wieder zu Antworten und jemand daher kommt und meint alles besser wissen zu müssen. Warten wir besser ab bis jeder nen Conroe, AM-2 kaufen kann, und falls ich richtig liege .......melde ich mich gerne nochmal zurück, um zu Fragen wiso man mir damals das Gegenteil behauptete.
@Treverer, was hat das jetzt mit dem eigentlichen Thema zu tun, und mit dem worauf ich auf deinem Post eingegangen war, der mir den Anschein hatte, ehr Contra Intel eingestellt zu sein. Als wenn bei AMD alles weiter entwickelt wäre, kann ich aber auch verstehen, da man ja nun evt. Angst haben muß das Intel nunmal ein besseres Produkt anbieten kann wie Jahre zuvor.
PuckPoltergeist
17.04.2006, 15:16
Wenn du mal lesen könntest, was Treverer geschrieben hat,
*rofl* Schon wieder so eine gute Realsatire. *rofl*
Oh jeh, jetzt wird nur rumgespammt...:P mal sehen wer noch kommt.
Antarctica
17.04.2006, 17:30
Ich geb ein paar Sachen zur Auswahl:
=>Der AM2 ist schlecht.
=>Intel ist schlecht.
=>Alles ist schlecht.
=>Mir ist schlecht.
*lol*
Btw.: Ich plädiere für letzteres.
Kunibert_KA
17.04.2006, 18:34
[sledgehammer;2687043']Es gibt ja die Vermutung, dass nicht mehr Bandbreite zu sehen ist, da der Cache einfach nicht schnell genug.
Ich denke an der Theorie ist durchaus etwas dran, maximal erreicht der L2 Cache ca. 6500 MB/s.
Dann müsste man sich aber echt fragen: Warum weiß dass AMD nicht selber, dass da ein Nadelöhr besteht? Ist an dieser Theorie etwas dran, dann müsste jedoch zumindest ein Dual-Core in speicherintensiven Multithreading Anwendngen von dieser Bandbreite profitieren können.
Insgesamt frage ich mich aber sowiso: Wieso ist bei AMD das Cache Subsystem so langsam, theoretisch könnte der L2 Cache einen Wert von 32 GB/s erreichen *noahnung*
Wie kommst du auf 32 GB/s ?
Der L2 ist mit 64+64 Bit angebunden. Daraus resultiert für einen L2 bei einem Takt von 2,4 Ghz eine theoretische Bandbreite von 19200 MB/s.
Schon etwas ältere aber interessante Artikel:
http://www.digit-life.com/articles2/amd-hammer-family/amd-hammer-family2-add0.html
http://www.cpuid.com/reviews/K8/index.php
Für DDR2:
http://www.digit-life.com/articles2/ddr2-rmma/ddr2-rmma.html
Man sollte hier beachten das die theoretische Bandbreite mit dem Takt steigt. Die gemessene Bandbreite steigt aber nur unterdurchschnittlich.
Ein X2 3800 hat bei einem Takt von 1,8Ghz eine theoretische L2-Bandbreite von 14400 MB/s und erreicht im ScienecMark2 7361 MB/s was eine Ausnutzung von 51,11% bedeutet.
Ein X2 4800 kommt bei 2,4 Ghz Takt auf eine theoretische Bandbreite von 19200 MB/s und erreicht beim SM2 8833 MB/s was einer Ausnutzung der Bandbreite von nur 46,00% bedeutet.
Bei diesen Werten sollte man aber beachten das sie sich auf einen Kern mit einem L2-Cache beziehen. Wenn beide Kerne mit ihren L2 zusammenarbeiten könnte der Memorycontroller auch mehr Daten in den L2 schieben.
Für mich sieht es so aus, als hätte sich AMD gesagt das ein Kern von der zusätzlichen Bandbreite so wenig profitiert das es sich nicht lohnt den Cache auf 128+128 Bit aufzuweiten oder ihn deutlich effizienter zu machen. Letztlich sorgt DDR2 ja dafür das alle Kerne (jetzt 2 bald 4) genug bekommen.
Ich meine wenn DDR2 sagen wir mal 10GB/s liefern könnte, dann würden bei 4 Kernen nur 2,5 GB/s pro Kern zur verfügung stehen. Da muss mann dann nicht umbedingt die L2 Anbindung so umbauen das sie 10GB/s aufnehmen kann.
Was mich interessiert ist weshalb die realen Werte nur bei ca 50% der theoretischen Werte der Bandbreite liegen und wie man diese Steigern könnte ohne die Anbindung auf 128 Bit zu verbreitern. Sollte man das nicht können, würde 128 Bit ja auch deshalb Sinn machen, da dann 128 Bit SSE in einem Takt statt in 2 verarbeitet werden können.
Würde das sich denn Messen lassen?
Also per Software beide Kerne eines X2 auf den Speicher zugreifen lassen und dann mal die gesammtbandbreite testen?
Kunibert_KA
17.04.2006, 19:03
Würde das sich denn Messen lassen?
Also per Software beide Kerne eines X2 auf den Speicher zugreifen lassen und dann mal die gesammtbandbreite testen?
Man wird verschiedene Sachen machen können. Ein Test könnte ja schon mal darin bestehen zu sehen was mit einem Channel passiert. Ein Channel sollte ja theoretisch 6400 MB/s bringen. Wenn man mit diesem einem Channel eine gute Effizient erziehlt und sagen wir mal 5500 MB/s bekommt, dann würde es auf einen Engpass beim Cache etc. hinweisen.
Redpriest von ScienceMark hat ja auf aces schon angekündigt das sie an einer multithread Erweiterung arbeiten.
Bis dahin könnte man ja auch einfach mal 2 Speicherintensive Dinge laufen lassen und sich ansehen wie die sich verändern. Also zb PI und dazu einen Speichertest.
Treverer
17.04.2006, 20:09
@Treverer, was hat das jetzt mit dem eigentlichen Thema zu tun, und mit dem worauf ich auf deinem Post eingegangen war, der mir den Anschein hatte, ehr Contra Intel eingestellt zu sein. Als wenn bei AMD alles weiter entwickelt wäre, kann ich aber auch verstehen, da man ja nun evt. Angst haben muß das Intel nunmal ein besseres Produkt anbieten kann wie Jahre zuvor.
ich finde deine posts sehr schwer verständlich - vielleicht liegt es daran, daß du auch meine nicht verstehst. ;)
also, nochmals zur erklärung, warum ich die specs gepostet habe: es geht um die fähigkeit der cpus von intel bzw. amd mit der anzahl der cores und dem takt zu skalieren. wenn du die specs betrachtest, dann siehst du ja die derzeitigen werte der duo-cores im vergleich zu denen von amd. in integer könnte sogar der duo-core einen höheren ipc/watt haben. aber wenn du die werte der 8-cores vom opteron anschaust wird auch klar, da muß sich intel schon noch ganz schön strecken, um mit dem woodcrest gegenan zu kommen... wie es am ende kommt, werden wir sehen -aber einfach zu behaupten, die duo-cores, conroes, woodcrest etc. pp. seien der große, ausreichende wurf? na, das halte ich in anbetracht der werte bei servern für sehr sehr optimistisch. umso mehr, als ddr2 genau diesen systemen einen schub bringen wird, wie ich ja ebenfalls behauptete.
jetzt klar, warum ich die grafiken postetet? :)
Ich muss Zidane's Posts auch immer zweimal sehr genau lesen, bis ich einigermaßen verstehe was er meint.
Aber glücklicherweise müssen Computerfachleute ja auch keine Sprachgenies sein. ;) 8)
Hi..
Das hört sich doch besser an, so hätte ich auch Lust daran auf hohem Nivue weiter damit auseinander zu setzen, gut aber wenn man bedenkt wie der DuoCore angebunden ist, und mit welchem Takt er abeitet, gegenüber den Opteron.
Das Hauptproblem liegt allerdings vermutlich mit daran das unter anderem der FSB, wenn ich versuchen wollte z.b 4 Intel DCs sich diesen Teilen müssen, zumindest würde ich gerne Wissen wie Intel das mit dem "Kentsfield" lösen will.
Daher kann ich anhand der Grafiken für "Server-Plattformen" sagen das AMD hier defintiv die besseren Karten hat, aber für den Dektop/Notebookmarkt sehe ich Intel an Platz 1 stehen, und AMD an 2. Da scheinbar der Flaschenhals hier nicht zur Geltung kommt.
Die Conroes sollen ja ebenfalls mit 2,6Ghz wohl das Top-Modell mit einem 1066er FSB kommen, .........
Crashman
18.04.2006, 13:59
Mal abseits von der L2 Diskussion:
Die Speicherlatenzen des AM2, die in einigen wenigen Tests vorliegen, sehen ja relativ gut aus. Niedriger sogar, als die von DDR1 auf S939.
Kann es denn sein, dass AMD, in Anbetracht der schlechteren Timings, den MemoryController auf Latenzen optimiert hat und darunter schlichtweg der Datendurchsatz leidet, den die CPU's derzeit aber auch gar nicht so nötig haben?
MfG
Kunibert_KA
18.04.2006, 14:18
Die 32 bit-Transfer-Tests sind noch nicht aussagekräftig genug. Deshalb hier (auch mit interessanten Unterschieden!) die 128 bit-Transfer-Diagramme vom X2 4800+:
und FX-60:
Das sind schon seltsame Unterschiede bei 2 CPUs, die sich architektonisch doch kaum unterscheiden sollten. Möglicherweise bewirkt durch untersch. Board/BIOS u. entsprechend andere IMC-Konfiguration, trotz gleichen Speichers. Aber reine Lese-/Schreib-Schleifen werden kaum die Load-Store-Unit- und IMC-Buffer beanspruchen, wie die des Stream-Benchmarks.
Der Speicher ist eine Sache. Erstaunlich sind doch die Unterschiede beim Cache. Dieser ist doch vom Board/BIOS etc. nicht betroffen.
Der FX-60 hat 200 MHz mehr Takt, was für den Cache eben auch 200 MHz mehr Takt und damit eine geringere Latenz in Sekunden und eine höhere Bandbreite bedeutet.
Doch was ist zu sehen?
Beim L1-Cache steigt die Transferrate von 18371 MB/s auf 19890 MB/s. Das sind 8,26% mehr. Da der FX-60 nur 200 MHz(8,33%) mehr Takt hat ist dies eine perfekte Skalierung.
Sehr seltsamm sind jedoch die Werte für den L2-Cache.
Beim 4800 hat er bei load ca. 12000 MB/s und bei store ca 9100 MB/s. Der FX-60 hat bei store ca. 9900 MB/s was ca. 8,5% mehr sind, was mit der Taktsteigerung (wie auch beim L1) gut zusammenpasst. Ganz anders der Wert für load. Hier erreicht der FX-60 trotz 200 MHz mehr Takt nur ca. 10250 MB/s. Das sind fast 2000 MB/s weniger als der 4800 !
Man kann in den Diagrammen deutlich sehen das beim 4800 zwischen load und store beim L2 und beim RAM ein deutlicher Abstand vorhanden ist. Beim FX-60 hingegen ligen die Kurven sehr nahe beieinander. Dabei ist der store besser geworden und der load deutlich schlechter.
Weiterhin ist zu bemerken das die Kurve für load beim FX-60 sehr gleichmäßig ist. Beim 4800 sehen wir eine schwankende in Tendenz fallende Kurve, wohingegen sie beim FX-60 völlig gleichmäßig ist.
Die Fragen sind also weshalb schon beim FX-60 die load-Transferrate im L2 so viel niedriger ist, während der Store im L2 wie auch load und store im L1 gemäß der Taktsteigerung zulegen konnten?
Außerdem würde mich interessieren weshalb der load im L2 so gleichförmig ist.
xxmartin
18.04.2006, 14:31
Auch wenn es vermutlich nicht viel Erhellung bringt - ich habe mal mit einem Opteron 170 Dual-Core bei 2*3 GHz den SiSoft Cache-Benchmark laufen lassen. Einmal im Single-Channel und einmal im Dual-Channel bei ansonsten identischen Einstellungen.
http://mitglied.lycos.de/xxm06/Opteron_170_CCB1E0550VPMW_2/sisoft_cache_3000.png
SiSoftware Sandra
Benchmark Results
Combined Index : 8744 MB/s
Speed Factor : 6.4
2kB Blocks : 21619 MB/s
4kB Blocks : 22713 MB/s
8kB Blocks : 23218 MB/s
16kB Blocks : 23479 MB/s
32kB Blocks : 20328 MB/s
64kB Blocks : 18922 MB/s
128kB Blocks : 14440 MB/s
256kB Blocks : 12575 MB/s
512kB Blocks : 12594 MB/s
1MB Blocks : 12102 MB/s
4MB Blocks : 3650 MB/s
16MB Blocks : 3672 MB/s
64MB Blocks : 3654 MB/s
256MB Blocks : 3641 MB/s
Results Interpretation : Higher index values are better.
Float SSE2 Cache/Memory Results Breakdown
Data Item Size : 16 byte(s)
Buffering Used : No
Offset Displacement Used : Yes
Performance Test Status
Run ID : MARTIN on Montag, 17. April 2006 at 21:25:53
NUMA Support : No
SMP Test : No
Total Test Threads : 1
Multi-Core Test : Yes
SMT Test : No
Dynamic MP/MT Load Balance : No
Processor Affinity : P0C0T0
Page Size : 4kB
Use Large Memory Pages : No
Processor
Model : 1x Dual Core AMD Opteron(tm) Processor 170
Speed : 3.00GHz
Model Number : 4702 (estimated)
Performance Rating : PR9004 (estimated)
Cores per Processor : 2 Unit(s)
Type : Dual-Core
Internal Data Cache : 2x 64kB Synchronous, Write-Back, 2-way set, 64 byte line size
L2 On-board Cache : 2x 1MB ECC Synchronous, Write-Back, 16-way set, 64 byte line size
Features
SSE Technology : Yes
SSE2 Technology : Yes
EMMX - Extended MMX Technology : Yes
HTT - Hyper-Threading Technology : No
Chipset 1
Model : Advanced Micro Devices (AMD) Athlon 64 / Opteron HyperTransport Technology Configuration
Front Side Bus Speed : 2x 900MHz (1800MHz data rate)
In/Out Width : 16-bit / 16-bit
Maximum Bus Bandwidth : 7200MB/s (estimated)
Logical/Chipset 1 Memory Banks
Bank 2 : 1GB DDR-SDRAM 3.0-3-2-8 1CMD
Bank 3 : 1GB DDR-SDRAM 3.0-3-2-8 1CMD
Channels : 1
Bank Interleave : 2-way
Speed : 2x 250MHz (500MHz data rate)
Width : 128-bit
Maximum Memory Bus Bandwidth : 8000MB/s (estimated)
http://mitglied.lycos.de/xxm06/Opteron_170_CCB1E0550VPMW_2/sisoft_cache_3000_single.png
SiSoftware Sandra
Benchmark Results
Combined Index : 7179 MB/s
Speed Factor : 10.0
2kB Blocks : 21616 MB/s
4kB Blocks : 22745 MB/s
8kB Blocks : 23481 MB/s
16kB Blocks : 23173 MB/s
32kB Blocks : 20234 MB/s
64kB Blocks : 18935 MB/s
128kB Blocks : 14456 MB/s
256kB Blocks : 12592 MB/s
512kB Blocks : 12613 MB/s
1MB Blocks : 12100 MB/s
4MB Blocks : 2342 MB/s
16MB Blocks : 2338 MB/s
64MB Blocks : 2346 MB/s
256MB Blocks : 2348 MB/s
Results Interpretation : Higher index values are better.
Float SSE2 Cache/Memory Results Breakdown
Data Item Size : 16 byte(s)
Buffering Used : No
Offset Displacement Used : Yes
Performance Test Status
Run ID : MARTIN on Montag, 17. April 2006 at 21:42:58
NUMA Support : No
SMP Test : No
Total Test Threads : 1
Multi-Core Test : Yes
SMT Test : No
Dynamic MP/MT Load Balance : No
Processor Affinity : P0C0T0
Page Size : 4kB
Use Large Memory Pages : No
Processor
Model : 1x Dual Core AMD Opteron(tm) Processor 170
Speed : 3.00GHz
Model Number : 4702 (estimated)
Performance Rating : PR9004 (estimated)
Cores per Processor : 2 Unit(s)
Type : Dual-Core
Internal Data Cache : 2x 64kB Synchronous, Write-Back, 2-way set, 64 byte line size
L2 On-board Cache : 2x 1MB ECC Synchronous, Write-Back, 16-way set, 64 byte line size
Features
SSE Technology : Yes
SSE2 Technology : Yes
EMMX - Extended MMX Technology : Yes
HTT - Hyper-Threading Technology : No
Chipset 1
Model : Advanced Micro Devices (AMD) Athlon 64 / Opteron HyperTransport Technology Configuration
Front Side Bus Speed : 2x 900MHz (1800MHz data rate)
In/Out Width : 16-bit / 16-bit
Maximum Bus Bandwidth : 7200MB/s (estimated)
Logical/Chipset 1 Memory Banks
Bank 2 : 512MB DDR-SDRAM 3.0-3-2-8 1CMD
Bank 3 : 512MB DDR-SDRAM 3.0-3-2-8 1CMD
Channels : 1
Bank Interleave : 2-way
Speed : 2x 250MHz (500MHz data rate)
Width : 64-bit
Maximum Memory Bus Bandwidth : 4000MB/s (estimated)
Kunibert_KA
18.04.2006, 15:43
Auch wenn es vermutlich nicht viel Erhellung bringt - ich habe mal mit einem Opteron 170 Dual-Core bei 2*3 GHz den SiSoft Cache-Benchmark laufen lassen. Einmal im Single-Channel und einmal im Dual-Channel bei ansonsten identischen Einstellungen.
Hm ich kenne mich mit Sandra nicht aus, aber da sind einige Werte recht komisch.
bei2-16kB sind die Werte ja auf dem zu erwartenen Niveau. Die Werte für 32,64 und 128 kB sind aber sehr komisch. Da der L1-Cache 128 kB hat müssten diese auch aus diesem kommen. Wieso sind diese dann aber so viel niedriger? Und so stark fallend?
Die Werte für 256, 512 und 1 MB sind ja dann wieder auf einen ähnlichen Niveau, das man auch erwarten konnte.
Strange. Evtl ist ScienceMark oder drgl ein besserer Test?
Zu deinen RAM-Werten:
Im DualChannel erreichst du so ca. 3650 MB/s von 8000 was ca. 45,5% sind. Im SingleChannel erreichst du ca. 2345 von 4000 MB/s was etwa 58,5% entspricht.
Hier sieht man schon das die zusätzliche Bandbreite durch den zweiten Channel nicht so effizient umgesetzt werden kann.
Da du aber mit 3GHz auch hoch getaktet hast, ist ein Engpass durch den L2 oder etwas anderem nicht zu erwarten.
Spannend würde es sein wenn du den RAM auf 250 lässt aber den Prozessor niedriger taktest.
Der L2-Cache hat ja eine theoretische Bandbreite von Takt*64bit. Hier bei 3 Ghz also 3000*8 = 24000 MB/s. Laut Sandra erreichst du davon ca 12500 was für den RAM mehr als ausreichend ist.
Wenn du die CPU auf sagen wir mal 1500 MHz takten würdest dann müssten die theoretischen 1500*8= 12000 MB/s des L2 für die theoretischen 500*16=8000 MB/s des DualChannel DDR500 ja ausreichen.
Wenn aber der L2-Cache der Bottleneck ist, dann würde ich erwarten das die Transferraten für DualChannel deutlich niedriger sind und sich denen des SingleChannel annähern. Wenn der L2 bei 1,5 Ghz also zB nur 2500 MB/s aufnehmen kann, dann würde der DualChannel eben auch nur 2500/MB/s bringen, wohingegen der SingleChannel kaum betroffen währe. (Er dürfte aber auch etwas sinken)
xxmartin
24.04.2006, 20:43
http://www.geizhals.at/deutschland/?cat=cpuamdam2&sort=p
Da war geizhals ja mal richtig flott. :)
Preise nahezu identisch auf S939 Niveau.
Angenehm der offizielle 4000+, den es für fast 100€ weniger als einen Opteron 170 für Sockel 939 gibt. Schließlich wollen ja immer einige den großen Cache bei wenig Takt (der sich durch OC ja kompensieren läßt).
Das Sempron-Rating jedenfalls mal wieder hoffnungslos. Aber anders kann man gegen die 3-4 GHz Celerons scheinbar nicht bestehen.
Vom L3 Cache des FX jedenfalls keine Spur. War wohl auch mehr Fantasie dabei.
Man beachte mal die niedrige Leistungsaufnahme der gelisteten AM2 CPU, obwohl aufgrund der Listings von nur zwei Händlern mit Vorsicht zu betrachten
xxmartin
28.04.2006, 13:17
Zum Thema pokern ... das Thema wird immer mysteriöser. Beim Inquirer postet Charlie Ausdrücke des Tages von Intel (http://www.theinquirer.net/?article=31323)& AMD (http://www.theinquirer.net/?article=31325). Das Intelwort zielt demnach auf einen Quadcore chip / Codenamen. Schön und gut, darunter kann man sich was vorstellen. AMDs Wort dagegen ist "Bulldozer", und man solle es seinem AMD Repräsentanten sagen, und Ihm dann beim Grinsen/Lachen zuschauen... also sehr komisch und sehr schwammig vormuliert... *suspect* *suspect* *suspect*
Die Interpretation, die sich natürlich aufzwänge ist die, dass AMD ein Ass im Ärmel hat, das alles von Intel niederwalzt. Könnte ja ein Codename sein. Dass wäre wohl ähnlich "brutal" wie Claw/Sledgehammer oderaber Charlie war nur langweilig und er verar**** uns gewaltig *lol*
Aber ok, das ist schon wieder viel zu viel Kaffeesatzleserei, sorry.
(Antwort mal cross-topic, um den K10-Thread nicht zu entwerten)
Ja, der Kentsfield ist die Extreme Edition vom Conroe, wobei es nur zwei echte Conroes auf einem Package sind (ähnlich Smithfield). Der Bloomsfield dann halt das ganze als nativer Quad-Core in 45nm. Das ist soweit schon teilweise durchgesickert.
Aber mit dem Bulldozer und dem e^3i würde ich mal drauf tippen, daß er damit durchaus auch eine anstehende Bekanntgabe über den uns bisher unbekannten Bau einer dritten Fab meinen könnte. Wobei mir eine CPU, die den Conroe niederwalzt, natürlich lieber wäre. ^^
(Antwort mal cross-topic, um den K10-Thread nicht zu entwerten)
Ja, der Kentsfield ist die Extreme Edition vom Conroe, wobei es nur zwei echte Conroes auf einem Package sind (ähnlich Smithfield). Der Bloomsfield dann halt das ganze als nativer Quad-Core in 45nm. Das ist soweit schon teilweise durchgesickert.
Aber mit dem Bulldozer und dem e^3i würde ich mal drauf tippen, daß er damit durchaus auch eine anstehende Bekanntgabe über den uns bisher unbekannten Bau einer dritten Fab meinen könnte. Wobei mir eine CPU, die den Conroe niederwalzt, natürlich lieber wäre. ^^
Loool, irgendwie ist die Threadmisshandlung auch nicht die feine Art, aber gut dass Du das nicht im K10 thread gepostet hast, haha.
Wird wohl so sein, wie Du sagst, Bulldozer -> nächste fab ... :)
Ich konnte eben nur mit dem e^3i nichts anfangen. Ich dachte mir, was meint er mit 2,71... hoch (3*imaginäre Zahl) *lol*
Ok Danke fürs Aufklären ;-)
ciao
Alex
xxmartin
03.05.2006, 22:00
Wird der AM2 Launch noch weiter vorgezogen?
Die MSI Mainboards liegen mittlerweile zu über 20 Stück sogar bei den Nordmännern auf Lager:
http://www.geizhals.at/deutschland/?cat=mbam2
Außerdem sind alle AM2 Prozessoren bei Funcomputer (http://www.funcomputer.de/default.aspx?page=Onlineshop&NodeID=611&do=14&go=0001.0001.0003.;194) auf 3-8 Tage Lieferzeit gesetzt.
Ich schätze so langsam verliert das Topc seinen Spekulationscharakter und kann ins CPU Forum wandern. :)
xxmartin
08.05.2006, 22:48
Mal wieder ein exzellentes Beispiel für unfähigen Online-Journalismus.
http://www.tbreak.com/reviews/article.php?id=446
Da wird fix was zusammengetippt ohne nachzudenken oder die eigenen Ergebnisse anzuschauen.
Daß der Bench mir DDR2-667 aufgrund der 2200 MHz und dem /7 Teiler nur bei effektiven 628 MHz läuft, mag noch zu verschmerzen sein und die Tatsache, daß DDR2 unter 666 MHz bei schwachen Latenzen langsamer ist als DDR1 bei 400 MHz und flotten Latenzen, ist ebenfalls bekannt.
Doch wenn ich sehe, daß man den DDR2-800 Betrieb ebenfalls bei 2200 MHz (11*200) durchführt, was aufgrund des /6 Teilers nur zu effektiven 733 MHz führt, stehen mir die Haare zu Berge. Und wenn man noch ein zweites Mal auf die Screenshots schaut, sehe ich da ein 2T bei 733 MHz und ein 1T bei den 628 MHz ...
Ich denke, mehr muß man dazu nicht kommentieren. Die Benchmarks sind genauso zweckfrei wie t-break scheinbar inkompetent ist.
Wenn man einen sauberen Vergleich will, dann bitte bei 2000 MHz glatt. Da steht der /6 Teiler dann für exakte 666 MHz und der /5 Teiler für exakte 800 MHz. Und daß man durchweg 1T Command Rate verwendet, sollte wohl ebenfalls selbstverständlich sein. Wenn man dann den Spaß zusätzlich nochmal bei identischen Latenzen benchmarked, sieht man sogar das wahre Skalierungspotential. Gute DDR2-Module, die 666 MHz und 800 MHz bei 3.0-3-3-x laufen können, gibt es.
Und da man ja nicht nur meckern, sondern auch Alternativen aufzeigen soll - das wäre meine optimale Konfiguration für einen sauberen DDR1-vs-DDR2 Vergleich.
DDR1 - 2000 MHz - 10*200 - /10 - 200 MHz - 3.0-3-3-8 (das sind die JEDEC Timings, vergessen viele ...)
DDR1 - 2000 MHz - 10*200 - /10 - 200 MHz - 2.0-2-2-5 (das sind brutale OC-Settings und sollten so interpretiert werden)
DDR1 - 2000 MHz - 8*250 - /8 - 250 MHz - 3.0-3-3-8 (zeigt Skalierbarkeit von DDR1 bei OC)
DDR2 - 2000 MHz - 10*200 - /6 - 333 MHz - 4.0-4-4-12 (JEDEC)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 5.0-5-5-15 (JEDEC)
DDR2 - 2000 MHz - 8*250 - /4 - 500 MHz - mäßige Timings, die stabil sind, z.B. 5.0-5-5-15 gibt es (Taktskalierbarkeit)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 4.0-4-4-12 (Einfluß der Timings bei DDR2-800)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 3.0-3-3-x (Einfluß der Timings bei DDR2-800)
Alles versteht sich logischerweise bei 1T Command Rate. Die gesamte Testreihe sollte einmal mit einem Single-Core bei 2000 MHz und einmal einem Dual-Core bei 2000 MHz gefahren werden. Abschließend kann man einige der DDR2-Tests mit hohen Taktraten bzw. scharfen Timings nochmal bei sehr hohen CPU-Takten fahren, da bei steigendem CPU-Takt der L2 Durchsatz steigt und auch der Speicher stärker durch die CPU belastet werden kann, was zu höheren Bandbreiten führt.
Mal wieder ein exzellentes Beispiel für unfähigen Online-Journalismus.
http://www.tbreak.com/reviews/article.php?id=446
Da wird fix was zusammengetippt ohne nachzudenken oder die eigenen Ergebnisse anzuschauen.
Daß der Bench mir DDR2-667 aufgrund der 2200 MHz und dem /7 Teiler nur bei effektiven 628 MHz läuft, mag noch zu verschmerzen sein und die Tatsache, daß DDR2 unter 666 MHz bei schwachen Latenzen langsamer ist als DDR1 bei 400 MHz und flotten Latenzen, ist ebenfalls bekannt.
Doch wenn ich sehe, daß man den DDR2-800 Betrieb ebenfalls bei 2200 MHz (11*200) durchführt, was aufgrund des /6 Teilers nur zu effektiven 733 MHz führt, stehen mir die Haare zu Berge. Und wenn man noch ein zweites Mal auf die Screenshots schaut, sehe ich da ein 2T bei 733 MHz und ein 1T bei den 628 MHz ...
Ich denke, mehr muß man dazu nicht kommentieren. Die Benchmarks sind genauso zweckfrei wie t-break scheinbar inkompetent ist.
Wenn man einen sauberen Vergleich will, dann bitte bei 2000 MHz glatt. Da steht der /6 Teiler dann für exakte 666 MHz und der /5 Teiler für exakte 800 MHz. Und daß man durchweg 1T Command Rate verwendet, sollte wohl ebenfalls selbstverständlich sein. Wenn man dann den Spaß zusätzlich nochmal bei identischen Latenzen benchmarked, sieht man sogar das wahre Skalierungspotential. Gute DDR2-Module, die 666 MHz und 800 MHz bei 3.0-3-3-x laufen können, gibt es.
Und da man ja nicht nur meckern, sondern auch Alternativen aufzeigen soll - das wäre meine optimale Konfiguration für einen sauberen DDR1-vs-DDR2 Vergleich.
DDR1 - 2000 MHz - 10*200 - /10 - 200 MHz - 3.0-3-3-8 (das sind die JEDEC Timings, vergessen viele ...)
DDR1 - 2000 MHz - 10*200 - /10 - 200 MHz - 2.0-2-2-5 (das sind brutale OC-Settings und sollten so interpretiert werden)
DDR1 - 2000 MHz - 8*250 - /8 - 250 MHz - 3.0-3-3-8 (zeigt Skalierbarkeit von DDR1 bei OC)
DDR2 - 2000 MHz - 10*200 - /6 - 333 MHz - 4.0-4-4-12 (JEDEC)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 5.0-5-5-15 (JEDEC)
DDR2 - 2000 MHz - 8*250 - /4 - 500 MHz - mäßige Timings, die stabil sind, z.B. 5.0-5-5-15 gibt es (Taktskalierbarkeit)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 4.0-4-4-12 (Einfluß der Timings bei DDR2-800)
DDR2 - 2000 MHz - 10*200 - /5 - 400 MHz - 3.0-3-3-x (Einfluß der Timings bei DDR2-800)
Alles versteht sich logischerweise bei 1T Command Rate. Die gesamte Testreihe sollte einmal mit einem Single-Core bei 2000 MHz und einmal einem Dual-Core bei 2000 MHz gefahren werden. Abschließend kann man einige der DDR2-Tests mit hohen Taktraten bzw. scharfen Timings nochmal bei sehr hohen CPU-Takten fahren, da bei steigendem CPU-Takt der L2 Durchsatz steigt und auch der Speicher stärker durch die CPU belastet werden kann, was zu höheren Bandbreiten führt.
Wo kann ich 3500+ AM2 mit 2000 MHz kaufen?
xxmartin
09.05.2006, 01:12
Wo kann ich 3500+ AM2 mit 2000 MHz kaufen?
Nirgendwo. Aber wenn man Speicher vergleichen will, kann man ja passend umtakten.
Nirgendwo. Aber wenn man Speicher vergleichen will, kann man ja passend umtakten.
Hier wird aber kein Speicher verglichen.
xxmartin
09.05.2006, 14:28
Hier wird aber kein Speicher verglichen.
Ach nee?
These scores are definitely not something we hoped they'd be. Both DDR2-667 and DDR2-800 scores are lower than DDR400 in every test.
Wenn man Standardlatenzen bei DDR2-666 unter eigentlichem Takt und DDR2-800 unter Takt und mit 2T gegenüber DDR-400 mit scharfen 2.0-3-2-5 vergleicht, stinkt das förmlich nach Speichertest.
Ein CPU-Vergleich zwischen S939 und AM2 ist ohnehin weltfremd, da jeder weiß, daß rein an der CPU nichts passiert. Lediglich der iMC wurde erneuert. Deshalb kann man bei jeglichen S939-vs-AM2 Benchmarks generell nur Speicherperformance vergleichen. Und das sollte man bitteschön richtig machen. t-break hat's schlicht und ergreifend vor den Baum gesetzt.
Der AM2 im 65 nm-Prozess?
http://www.planet3dnow.de/vbulletin/showthread.php?t=266175
/Spekulation:
Also ich verstehe das so, das Chartered bereits in 65 nm Produziert...
... wieso solten sie diese nicht verkaufen?
... weshalb ist der Stromverbrauch so drastisch gesunken?
... warum ist der Start vom AM2 vorverlegt worden (über Kapatität?)?
xxmartin
09.05.2006, 20:34
Der AM2 im 65 nm-Prozess?
Extrem unwahrscheinlich. Die letzte geleakte Roadmap hat 65nm für AM2 (sprich Desktop) für Q4/2006 bzw. Q1/2007 vorgesehen. Falls Chartered (oder Fab36) schon 65nm fertigen sollte, dann wird das wohl zu allererst ausschließlich in den Mobile-Markt gehen, denn dort kann der Turion jedes Watt weniger brauchen.
Der AM2 im 65 nm-Prozess?
/Spekulation:
Also ich verstehe das so, das Chartered bereits in 65 nm Produziert...
Für mich klingt es so, dass es eine Schlussfolgerung von einer Schlussfolgerung ist und daher ist die Gefahr groß, dass man von der Ur-Quelle abkommt.
Chartered Semiconductor wird laut einem Bericht von Semiconductor Fabtech offenbar im Juli erste AMD64-Prozessoren ausliefern können. Bei den ursprünglichen Plänen wurde eigentlich das Jahresende anvisiert sowie eine Fertigung im 65 nm-Prozess.
... weshalb ist der Stromverbrauch so drastisch gesunken?
AMD hat doch angekündigt, dass sie das SiGe (1ste oder 3te Generation???), welches AFAIK ursprünglich für Anfang 2007 mit der 65er Einführung geplant war, jetzt früher einsetzen können und wollen.
Und AMD hat ja angekündigt, dass mit SiGe die Leistung mit bleibenden Stromverbrauch um 40% erhöht wird.
Daher scheint mir der FX-62 mit 89Watt auch logisch und machbar.
Zumindestens hatte ich es so verstanden.
... warum ist der Start vom AM2 vorverlegt worden (über Kapatität?)?
... wieso solten sie diese nicht verkaufen?
Beides hängt für mich irgendwie zusammen.
Soviel ich mitbekommen hab, kann man es nicht genau sagen.
Entweder der Memory Controller hat noch einen Bug
oder AMD wird wegen Conroe "nervös" und "muss" den neuen Sockel deutlich vor Conroe veröffentlichen, damit er im Intel-Marketing nicht untergeht.
AFAIK gibts noch paar andere Möglichkeiten, warum der neue Sockel nicht früher oder doch nicht so früh rausgebracht wird.
Schließlich ist es auch "seltsam" warum der Turion64 X2 jetzt um ein Monat auf den 6.6.06 verschoben wurden. Unlogisch wäre es meiner Sicht, die AM2-CPUs, die am 6.6.06 geplant waren um zwei Wochen nach vorne zu verlegen. Vorallem wenn man alle Drei CPUs-Typen (mobil, Server, Destop) am einem Tag hätte.
... warum ist der Start vom AM2 vorverlegt worden (über Kapatität?)?
Ist die Vorverlegung überhaupt schon fix bzw. von AMD bestätigt??? Ich dachte, dass es unbestätigte Meldungen oder Vermutungen sind.
c.puetter
10.05.2006, 16:12
Bei anlternate wird als liefertermin der 23 Mai angegeben (http://www.alternate.de/html/shop/productListing4C.html?cat1=3&cat2=329&cat3=0&&tgid=223&treeName=HARDWARE&Level1=CPU&Level2=Desktop&Level3=Sockel+AM2&).
Somit denke ich mal das es stimmt.
Starcraftfreak
11.05.2006, 20:41
@xxmartin:
Zeig mir mal DDR2-800 Speicher mit 3-3-3 Timings. Derartige Module gibt es AFAIK nicht. Das schnellst ist so im Bereich von 4-4-4 oder 4-3-4. Das ist übrigens die gleiche Latenz wie bei DDR400 mit CL2. Das Thema hatten wir nun wirklich oft genug. Das Problem ist einfach, dass bei der Latenz nicht mehr viel Raum auf Chip-Ebene da ist. DDR2 steigert die Bandbreite, aber die Latenzen bleiben eigentlich gleich. Kommt nur darauf an, welche Module man verwendet.
xxmartin
12.05.2006, 01:24
Zeig mir mal DDR2-800 Speicher mit 3-3-3 Timings. Derartige Module gibt es AFAIK nicht.
Gibt es genug. Natürlich nicht als echte DDR2-800. Sind meist die 1000 MHz bzw. 1066 MHz High-End Kits. OCZ bietet ja 1000 MHz @ 4.0-5-4 (http://www.geizhals.at/deutschland/a195203.html) - wenn Du Dich durch die entsprechenden Reviews klickst, findest Du schnell Benchmarks mit DDR2-800 @ 3.0-3-3 mit diesen Sticks. Ansonsten findest Du im DDR2 Sammeltopic (http://www.forumdeluxx.de/forum/showthread.php?t=162248) auf hwlx weitere Module, die das schaffen.
Starcraftfreak
12.05.2006, 22:05
Ich habe mir heute zufällig das Review von AT nochmal angesehen und da ist mir gekommen, dass es solche Module tatsächlich gibt. Die sind aber verdammt teuer. Ich wäre mit DDR2-800 CL4 schon zufrieden und die wirklich kostengünstigen haben nach JEDEC CL5. Wobei mir die DDR400 Module mit CL2 auch immer zu teuer waren (wenn man nicht übertaktet bringts fast nichts). CL5 ist so wie das alte CL2.5 - also ganz ok würde ich sagen. Aber ein paar ordentliche Tests würden mich da auch noch interessieren.
xxmartin
15.05.2006, 18:35
Infos bezüglich 65nm
http://www.vr-zone.com/?i=3643
http://www.theinquirer.net/?article=31712
http://www.theinquirer.net/?article=31729
Ein zügig verfügbarer FX-68 mit 3.4 GHz deutet darauf hin, daß der 65nm Prozeß ganz ordentlich zu laufen scheint.
So ähm... hast du eben gesagt der 65nm prozess soll gut gehen?! ..... ich würd ja eher sagen, der 90nm Prozess geht ziehmlich gut... bei der Aussage:
"The higher-end models will still remain on 90nm process during this transition period." :o
Bei Orthy.de gibts nen interessanten Link zu pcpop. Dabei gibts neue Benchmarks vom AM2 FX62. Was meint ihr dazu?
Bei Orthy.de gibts nen interessanten Link zu pcpop. Dabei gibts neue Benchmarks vom AM2 FX62. Was meint ihr dazu? Hmm tja .. dual DDR2-667 1T, Sandra Messwerte um die 7,5 GB/s. Da scheint sich der befürchtete Flaschenhals (L2?, XBAR?) wohl zu bewahreiten. Ausser das Ding ist immer noch ne uralt, buggy Revision.
"Vorteil" wäre, dass wohl mit dual DDR2-533 (mit guten Latenzen) für max. Geschwindigkeit ausreichen wird. Nachteil nunja .. es könnte eben schneller sein.
Aber man merkt halt dann doch, dass der K8 core für DDR1 designt war. Wird Zeit für nen Nachfolger mit dickeren Datenpfaden, aber für des derzeitige core ist DDR2 ziemlich überflüssig.
Apropos neuer core ...anscheinend ist das schon (offtopic) beredete "Bulldozer" doch ein AMD codename, und zwar vom nächsten mobile core (http://www.theinquirer.net/?article=31859). Sicher ist sich Charlie aber wohl nicht, es steht nur da, das das Wort gleichzeitig in Umlauf kam, als auch die ersten Gerüchte über ein neues core aufkamen ...
Naja wie immer gilt .. abwarten
@Ragas
"The higher-end models will still remain on 90nm process during this transition period." Das ist normal, bei der Neueinführung eines neuen Prozesses, werden erst mal "mittlere" CPUs produziert, da ist Anfangs die Ausbeute höher. War damals bei 130nm -> 90nm genauso, der FX war noch ne Zeitlang 130 nm.
ciao
Alex
P.S: Gibt noch ne andre Buchstabenansammlung vom Inquirer, zu AM2 und DDR2. So schlecht wie 100 Jahre alter Schimmelkäse .. Für alle Mutigen, hier der Link:
http://www.theinquirer.net/?article=31874
nonworkingrich
23.05.2006, 00:06
Bulldozer ist der Alias des K9. Wer würde denn eine Mobil-CPU mit schwerem Gerät assoziieren...
K8 - Hammer
K9 - Bulldozer
K10 - das verrat ich noch nicht :)
xxmartin
23.05.2006, 01:12
Da scheint sich der befürchtete Flaschenhals (L2?, XBAR?) wohl zu bewahreiten. Ausser das Ding ist immer noch ne uralt, buggy Revision.
0606 VPMW ... kann man streiten ob das neu oder alt ist. Allerdings kann man davon ausgehen, daß alle Online-Mags dieselben CPU's bekommen.
"Vorteil" wäre, dass wohl mit dual DDR2-533 (mit guten Latenzen) für max. Geschwindigkeit ausreichen wird. Nachteil nunja .. es könnte eben schneller sein.
Jepp, ganz meine Meinung.
Aber man merkt halt dann doch, dass der K8 core für DDR1 designt war.
Ja, auch das sehe ich ganz genauso. Ist eben schade, daß da wirklich so knapp kalkuliert wurde. Ich meine, der L2 scheint so um 7-8 GB/s zu liegen (abhängig vom Takt in der Region um 2-3 GHz) - DDR-400 Dual-Channel hat halt 6.4 GB/s theoretisch und um 5.8-6.0 GB/s praktisch. Seinerzeit sah man das dann als genug an. Etwas Luft nach oben ist da, aber mehr nicht. Man muß da wohl beachten, daß der K8 in einer Zeit designed wurde als AMD wirtschaftlich kurz vor dem Untergang stand. Da kann man es gewissermaßen verstehen, daß nur soviel wie nötig an Die-Fläche und Struktur verplant wurde. Vielleicht hatte man damals selbst nicht mehr so recht dran geglaubt, daß man DDR2 noch erleben wird ... ^^
Kann man nur hoffen, daß der K8L dann wenigstens direkt so breit ausgelegt wird, daß selbst ein von der JEDEC vorgesehener DDR3-1600 im DualChannel mit 25.6 GB/s locker bedient werden kann.
Bei Orthy.de gibts nen interessanten Link zu pcpop. Dabei gibts neue Benchmarks vom AM2 FX62. Was meint ihr dazu?
Sehr realistisch. Paßt halt wie erwartet ins Bild. Faktisch 1:1 Performance zu S939. Ob nun DDR2-800 oder kleiner gewählt wird, scheint aufgrund des L2-Limits nicht viel auszumachen. Ein schöner DDR2-800 mit 3.0-3-3-12 (was einige OC Module schon bieten) kann sicherlich noch den einen oder anderen Prozentpunkt gegenüber einem cache- und taktgleichen S939 rausholen, aber viel mehr tut sich da bis zum K8L nicht.
Habe die Werte jedenfalls mit 'nem 2*1M Dual-Core bei 2.8 GHz und einer einzelnen 7900 GTX nachgeprüft - kommt alles sehr genau hin. Einzig der Speicherdurchsatz ist halt etwas höher beim AM2. Sind ja auch außer SiSoft Mem keine speicherbandbreitenlastigen Benchmarks dabei, die vielleicht mal 5% Zuwachs aufzeigen könnten.
@xxmartin
Ohne zuviel zu Verraten muss ich sagen , dass wir wohl zu einem ähnlichen Fazit kommen werden.
Aber in ein paar Stunden sind wir schlauer
Wenigstens soll der AM2 den K8L beherbergen können ;-)
Also, wenn der L2-Cache tatsächlich limitiert ist und es wurde jetzt kaum was gemacht, dann bedeutet das ja, dass sich AMD seit einem Jahr hauptsächlich auf den K8L konzentriert.
Kann man nur hoffen, daß der K8L dann wenigstens direkt so breit ausgelegt wird, daß selbst ein von der JEDEC vorgesehener DDR3-1600 im DualChannel mit 25.6 GB/s locker bedient werden kann.
Ich würde sagen ja. Denn der jetzige Hypertransport HT?.0 soll jetzt so um die 8 GB/s haben, welches ungefähr so viel ist, wie die Anbindung des L2-Cache.
Und wenn beim K8L das Verhältnis HT zum L2 Cache mit fast 1:1 wieder fast gleich ist, dann müsste der K8L ohne Limitierung auch auf DDR3 ausgelegt werden, da er ja mit HT3.0 AFAIK 32 GB/sec hat.
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