Archiv verlassen und diese Seite im Standarddesign anzeigen : Tigerton auf Caneland mit "dedicated high-speed interconnect"
mocad_tom
20.02.2006, 21:42
http://www.heise.de/ct/06/05/022/default.shtml
>Ebenfalls mit vier Kernen ausgestattet, aber für Plattformen mit vier und
>mehr Prozessoren vorgesehen, ist der größere Bruder von Clovertown namens
>Tigerton, der später im Jahre 2007 erscheinen soll.
http://www.intel.com/cd/corporate/pressroom/emea/deu/245441.htm
>Im Oktober hat Intel seine Intel Xeon Prozessor MP Roadmap durch die für 2007
>angekündigte neue Plattform mit Codenamen „Caneland“ aktualisiert. Sie wird
>einen Vierkern Prozessor mit Codenamen „Tigerton“ auf Basis der Mikroarchitektur
>der nächsten Generation beinhalten. Die Caneland Plattform soll durch den
>sogenannten „Dedicated High-Speed Interconnect“ eine höhere Leistung bieten.
>Jeder Prozessor wird darüber direkt mit dem Chipsatz verbunden.
Wo könnte man in letzter Zeit eine direkte serielle Verbindung gesehen haben? *kopfkratz
http://www.anandtech.com/systems/showdoc.aspx?i=2611&p=5
http://images.anandtech.com/reviews/system/microsoft/xbox360/motherboard/serialconnection.jpg
Ganz einfach bei der XBox360.
Für die XBox ist eine Bandbreite von 10.8GB/s angegeben - pro Richtung.
Bei Caneland würde der Snoop-Filter in den Chipsatz wandern.
Da man aber eine Punkt-zu-Punkt-Verbindung hat muss man die beiden Woodcrests vorher noch über einen Crossbar verbinden.
Der Memorycontroller befindet sich nach wie vor im Chipsatz.
Grüße,
Tom
Das kann durchaus auch FB-DIMM (http://www.planet3dnow.de/vbulletin/showthread.php?t=148049) [planet3dnow.de-forum] sein. Immerhin steht die Industrie nun seit geraumer Zeit damit bereit. Tools, AMBs, Speicher. Nur die passenden Chipsätze fehlen irgendwie immer noch. Is schon fast unheimlich, dass immer noch kein FB-DIMM weit verfügbar für Server zur Verfügung steht.
Abgesehen davon hat Intel schon einen High-Speed-Interconnect. -> DMI/CSI (http://www.orthy.de/modules.php?name=News&file=article&sid=1271) [orthy.de].
MFG Bobo(2006)
mocad_tom
20.02.2006, 22:22
CSI wurde nach hinten geschoben.
Damit die Wartezeit nicht zu lange wird hat man diesen "Dedicated High-Speed Interconnect" noch zwischenrein geschoben.
Die Caneland-Plattform wird FB-DIMM-Kanäle haben - definitiv.
Zusätzlich wird es keinen FSB geben.
Der FSB wird ersetzt durch den "Dedicated High-Speed Interconnect".
Grüße,
Tom
Intel hat schon CSI musst nur im Artikel reinschauen ;) ... is aber nichts anderes wie DM ... was nichts anderes ist wie ein aufgebretzelter PCI-Express ...
CSI wurde nach hinten geschoben.
Damit die Wartezeit nicht zu lange wird hat man diesen "Dedicated High-Speed Interconnect" noch zwischenrein geschoben.
Die Caneland-Plattform wird FB-DIMM-Kanäle haben - definitiv.
Zusätzlich wird es keinen FSB geben.
Der FSB wird ersetzt durch den "Dedicated High-Speed Interconnect".
Grüße,
Tom
Hm, ok.
Mal ne dumme Frage, könnte das nicht einfach der "normale FSB" sein, mit dem Unterschied, dass jetzt jeder CPU Steckplatz die Leitungen bekommt ?
Und der "Super-high-Speed-schnelleres-Internet-Anschluss" ist wieder mal nur der Marketing Abteilung entsprungen ..
War - glaub ich - schon irgendwo bei einem Test der bensley Plattform gestanden, das bensley mal auf 4 Anschlüsse erweitert werden sollte. bensley selbst hat hat ja erst mal "nur" 2 "FSB" Anschlüsse.
Wunderte mich damals allerdings, wo denn die ganzen Pins für 4 Sockel hinsollen ... naja vielleicht wirds ja dann doch was Neues.
Intel könnte z.B. ja jetzt das EV6 Protokoll verwenden *lol*
ciao
Alex
mocad_tom
20.02.2006, 23:04
...Wunderte mich damals allerdings, wo den die ganzen Pins für 4 Sockel hinsollen...
Ebend. Darum auch der zwingende umstieg von parallel zu seriell.
Ich habe auch schon davon gelesen:
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2265
Twin Castle: 4 Socket platform for Xeon MP. Utilizes a dedicated memory controller. Will probably support dual core processors with a future revision that supports multiple (or at least dual FSB). Scheduled for Q1'06.
Aber 4 separate FSBs - stell dir nur mal das Platinenlayout vor.
Grüße,
Tom
Ebend. Darum auch der zwingende umstieg von parallel zu seriell.
Jein. Im Intel Artikel steht ja nur was von "dedicated" da steht nichts von seriell, das hast Du ja interpretiert, oder ?
Habs mir grad nochmal überlegt, die meisten Pins am Sockel sind ja Vcore und/oder Masse, soooooviel Adressleitungen sinds ja vielleicht gar nicht. Memcontroller hat Intel auch nicht .. also auch nicht soviele Pins wie bei AMD.
Aber gut, gezählt habe ichs jetzt nicht.
Allerdings wäre "seriell" ja nichts andres als das dolle "CSI" Teil, aber das wurde ja gestrichen, also wieso sollte es dann jetzt doch seriell sein ?
Ich habe auch schon davon gelesen:
http://www.anandtech.com/cpuchipsets/showdoc.aspx?i=2265
Aber 4 separate FSBs - stell dir nur mal das Platinenlayout vor.
Grüße,
Tom
Jo, das war die Quelle, Danke für den link :)
ciao
Alex
mocad_tom
21.02.2006, 09:08
Jein. Im Intel Artikel steht ja nur was von "dedicated" da steht nichts von seriell, das hast Du ja interpretiert, oder ?
Wild spekuliert.
Habs mir grad nochmal überlegt, die meisten Pins am Sockel sind ja Vcore und/oder Masse, soooooviel Adressleitungen sinds ja vielleicht gar nicht. Memcontroller hat Intel auch nicht .. also auch nicht soviele Pins wie bei AMD.
Aber gut, gezählt habe ichs jetzt nicht.
Sehr viel weniger Pins würden es nicht werden, aber:
Sie könnten mit einem nicht-differenzielen Übertragungsweg allmählich Probleme bekommen. Ausserdem muss man stark auf die Leitungslängen achten.
Allerdings wäre "seriell" ja nichts andres als das dolle "CSI" Teil, aber das wurde ja gestrichen, also wieso sollte es dann jetzt doch seriell sein ?
CSI ist untrennbar mit einem IMC verbunden. Ausserdem beinhaltet CSI ein Cache-Coherence-Protokoll. Beim dedicated High-Speed Interconnect würde das Snooping komplett im Chipsatz ablaufen.
Grüße,
Tom
Jein. Im Intel Artikel steht ja nur was von "dedicated" da steht nichts von seriell, das hast Du ja interpretiert, oder ?
genau, das wurde aber schon öfters publiziert.
Der Schritt zu getrennten Anschlüßen bringt Intel schon deutliche Vorteile im Vergleich zu heute. Mal sehen ob Intel die elektrischen Daten des Busses modifiziert um so deutlich höhere Geschwindigkeiten zu erreichen.
---
auf der Ignore-Liste bei Intel und AMD Ingenieuren: Bastel-Designs von mocad_tom
mtb][sledgehammer
21.02.2006, 14:09
Als Anmerkung:
Der GTL+ Bus benötigt mindestens:
64 Leitungen für die 64 Bit Daten.
36 Leitungen für die Adressierung.(PAE)
Dazu kommen noch Steuerleitungen sowie einige zur Abschirmung.
Macht bei 4 Sockeln 400+x Leitungen.
Die AMD762 Northbridge für 2 EV6-Verbindungen hatte schon gewaltige 949 Anschlüsse
mocad_tom
21.02.2006, 15:33
Schau dir mal das Layout an:
http://www.tomshardware.com/2001/06/05/computex/page3.html
Für zwei Front-Side-Buses muss der Chipsatz beinahe mittig zwischen den Sockeln sitzen. Von vier P-to-P-Verbindungen ist hier noch nicht die Rede.
Grüße,
Tom
[sledgehammer;2610938']Als Anmerkung:
Der GTL+ Bus benötigt mindestens:
64 Leitungen für die 64 Bit Daten.
36 Leitungen für die Adressierung.(PAE)
Dazu kommen noch Steuerleitungen sowie einige zur Abschirmung.
Macht bei 4 Sockeln 400+x Leitungen.
Die AMD762 Northbridge für 2 EV6-Verbindungen hatte schon gewaltige 949 Anschlüsse
Naja, Sun hat ja auch so einiges in den T1 gepackt. IBMs sind auch nicht ohne, wieso sollte da Intel nicht auch was machen, die Preise bei 4 Sockel Systemen sind schließlich auch hoch genug.
T1
# 4 * 144-bit DDR2-533 SDRAM interfaces
# JBUS Interface
- 3.1 GB/sec peak effective bandwidth
- 128 bit address/data bus
- 150 - 200 MHz operation
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