Wie sieht's mit dem Horus aus?

[Seemann]

Wie ist denn eigentlich der Stand der Dinge beim Horus-Projekt. Wie man hört scheint das Deisgn halbwegs fertig zu sein, doch gibt es auch schon lauffähige Systeme? Und wenn ja, wie schneiden diese ab?

[Opteron]

Nichts gehört und gesehen die letzten ~2 Jahre :(
Hoffentlich kommt dann jetzt mal was mit SocketF und/oder K8L, ansonsten wird langsam ein Hardware DukeNukem daraus ..

Vielleicht braucht man Horus aber auch nicht mehr, da man der Cray-Opteron Architektur keine große Konkurrenz machen will, ist ja relative ähnlich, bzw. besser.

ciao

Alex

[rkinet]

Nichts gehört und gesehen die letzten ~2 Jahre
http://tecchannel.de/news/themen/technologie/446116/

AMD bohrt zudem von 3 auf 4 Hypertransport-Links auf.
Könnte doch sein, daß der Horus-Chip erst kommt, wenn AMD die 4 Links durchgängig etabliert hat ?
Zudem muss alles auf min. 4 Cores je Socket also 16 Core je Basiselement vorbereitet werden.

[mtb][sledgehammer]

Ich meine, dass es irgendwann letzten Herbst hieß, das Ding wäre gerade in den ersten Steppings, aber wann es raus kommt war unklar (bzw. es hieß eigentlich soon, siehe hier)
http://planet3dnow.de/cgi-bin/newspub/search.cgi?category=1&keyword=horus

Ich warte auch recht ungeduldig, denke aber dass die Verzögerung auf die Einführung von Sockel F/DDR2 zurückzuführen ist, die IMO auch für etwas früher angedacht war. Auf alle Fälle wäre es etwas sinnlos, dass Ding für eine "veraltete" Plattform zu präsentieren.

[mocad_tom]

Ich habe mal irgendwo gelesen, das der Validierungs-Aufwand enorm sein soll.

Scheinbar hat IBM damals für den Hurricane/X3-Chipsatz schon sehr lange gebraucht:
http://www.realworldtech.com/page.cfm?ArticleID=RWT042405213553&p=2

Und Horus hat zusätzlich das Problem, das Direct-Connect mit Directory-Based gemischt ist. Sprich man verbindet jeweils 4 Direct-Connect-Sockel miteinander, was den Validierungsaufwand nicht erleichtert.

Die haben auch davon gesprochen, das es stark davon abhängt wieviels Steppings noch nötig sind. Aber dadurch, das die HyperTransport/Direct-Connect-Infrastruktur nur evolutionär weiterentwickelt wird, denke ich werden Horus-Systeme selbst bei einem Markteintritt in einem Jahr immer noch genug Perspektive haben.

Aber für Newisys könnte die Luft knapp werden.

[Opteron]

Der thread ist zwar mittlerweile auch schon wieder etwas älter, aber weil ichs gerade beim Durchsehen der Analyst Day Folien von Juni gesehen hab, hier noch der Vollständigkeithalber:

http://img209.imageshack.us/img209/895/horus062006li0.jpg

Es "lebt" also ;-) Allerspätestens 2008 mit DCA 2.0 sollte es also wohl endlich soweit sein. Mittlerweile/Bis dahin sollte es wohl auch schon Rev. C Silicone geben, wenn man die alten P3D news von Oktober 2005 liest.

ciao

Alex

[mtb][sledgehammer]

Vielen Dank für die Folie, die hatte ich bislang nirgends gesehen:

BTW: Schaut mal wie viele Netzwerk Symbole in der Task leiste angezeigt werden :o

[Avater366]

steht da 130 Giga RAM? *drooling*

[Sonic]

steht da 130 Giga RAM? *drooling*
128 GB ;)

[Avater366]

Ach so, das ist dann ja eh nicht sooo viel ;D

[The_Lynx]

interessant sind ja auch die 53 konsolen, die in der taskleiste zusammengefasst sind :o
was da wohl drin läuft, fah vielleicht?

mfg Roman

[snooopy365]

geile kiste... 32 dual CPUs NETT :)

[Desti]

Könnte vielleicht auch ein Grund für Verzögerungen sein, neuer Bug im September Revision Guide.

Revision Guide for AMD Athlon™ 64 and AMD Opteron™ Processors 25759 Rev. 3.69 September 2006

Potential System Hang in Multiprocessor Systems With ≥14 Cores

Description
Under a highly specific and detailed set of internal timing conditions the crossbar flow control buffer
pointer can become corrupted, causing incorrect information to be captured and resulting in a system
hang.

Potential Effect on System
The system hangs.

Suggested Workaround
A BIOS workaround can be implemented to modify the buffer allocation scheme to limit the
maximum number of crossbar command buffers to 49, with some performance impact. The AMD
recommended buffer allocation for ladder and twisted ladder configurations are listed in the tables
below. This requires modifications to the configuration registers Dev:0x90h, B0h, D0h, Dev:3x70h,
and Dev:3x78h (command buffers only) and assumes default values in Dev:3x7Ch.