News Erster Bulldozer-Screenshot oder ein Nepp?

Vor ein paar Tagen <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1253277822">zollten wir noch wohlwollend Tribut an Intel</a>, dass sie bereits ein halbes Jahr vor der offiziellen Vorstellung Samples des kommenden Gulftown alias Core i9 (?) in die Weltgeschichte verschicken können - auch wenn es offenbar nicht gewollt war, dass sie ausgerechnet der schreibenden Zunft in die Hände fielen.

Nun jedoch scheint es einen neuen Maßstab für "Pre-Samples" zu geben. Screenshots bei <a href="http://www.xtremesystems.org/forums/showpost.php?p=4025277&postcount=245" target="_blank">Xtremesystems</a> zeigen ein Engineering-Sample eines AMD Bulldozer. Da es sich um einen Server-Sockel G34 und um eine CPU mit 16 Kernen handeln soll, soll das wohl der Interlagos sein, der als High-End Server-CPU auf der AMD-Roadmap steht - für 2011.

Nehmen wir für einen Moment an, der Screenshot wäre authentisch. Der Bulldozer soll ja bekanntlich AMDs erste wirklich neue CPU-Architektur seit dem AMD K7 alias Athlon aus dem Jahre 1999 werden. Sämtliche nachfolgenden Entwicklungen basierten auf dieser Architektur. Gemäß dieses Screenshots dürfen sich die Power-User auf eine nagelneue CPU freuen, die in 32 nm gefertigt ist, 16 Kerne besitzt, mit 1,022 V Kernspannung auskommt, 256 KB L1-Cache (!) besitzt (128 KB L1 Instruction-Cache, 128 KB L1 Data-Cache), 16x 512 KB L2-Cache (dedicated für jeden Kern), sowie 28 MB Level 3 Cache, shared für den Node. Wie selbstverständlich arbeiten die 16 Kerne mit 3,0 GHz Taktfrequenz und wie zur Bestätigung ist AVX als SIMD-Einheit an Bord, wie wir es bereits in unserem ausführlichen <a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=362353">SSE5-Artikel</a> beleuchtet hatten.

<center><img src="http://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=16357&stc=1&d=1253568431" border="1" alt="AMD Bulldozer?"></center>

Dennoch - oder gerade wegen dieses Wunschkonzerts - darf der Screenshot mit einer gehörigen Portion Skepsis betrachtet werden. Zum einen handelt es sich hierbei nicht um den Screenshot eines renommierten Mitglieds bei Xtremesystems, die in der Tat schon häufiger mit sehr frühen Screenshots diverser Intel-Prozessor positiv aufgefallen waren. Im Ursprung stammt diese Grafik wohl aus dem <a href="http://forums.ocworkbench.com/showthread.php?t=89809" target="_blank">OCWorkbench-Forum</a>; ohne weiteren Kommentar.

Zum zweiten ist der Bulldozer für 2011 angekündigt. Es wäre ein absolutes AMD-Novum, so zeitig vor einer offiziellen Markteinführung ein funktionierendes Sample in die Weltgeschichte zu versenden. Beim Shanghai, der eigentlich als positives Beispiel für die Arbeit von AMD mit seinen OEMs gelten darf, <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1204648113">erfolgte der Sample-Versand ein halbes Jahr vor Markteinführung</a>. Zwei, oder bestenfalls anderthalb Jahre vor Marktstart gelten als unmöglich.

Und dann die Taktfrequenz; ok, niemand kennt bisher die Kern-Architektur des AMD Bulldozer. Vielleicht hat sich die AMD-Entwicklungsabteilung ja gechasste Mitarbeiter aus der ehemaligen Intel Pentium 4 Netburst Fraktion ins Boot geholt. Dennoch wäre klärungsbedürftig, wieso der Bulldozer plötzlich - trotz der proklamierten 16 Kerne - derart taktfreudig sein sollte, dass TDP, ACP und all dieser im Alltag hinderliche Kram plötzlich keine Hürde mehr sein sollten? Das würde doch arg verwundern. Auch wieso der Screenshot zwar sagenhafte 28 MB L3-Cache zeigt, aber keine Assoziativität, darf eher der mangelnden Kreativität des Urhebers zugeschrieben werden - der den Screenshot im übrigen inzwischen wieder offline genommen hat - als dem Versäumnis eines CPU-Z Programmierers.

Unserer Meinung nach wird hier wieder - wie schon so oft - mit der Erwartung der Anwender gespielt; bzw. diese ausgenutzt. Ein CPU-Z Screenshot eines AMD Bulldozer, zwei Jahre vor Markteinführung? Welcher Prozessor interessierte Leser könnte da widerstehen? In der Realitität jedoch wird es wohl noch geraume Zeit dauern, bis wir einen echten Bulldozer-Screenshot zu Gesicht bekommen werden, zumal AMD ja noch nicht einmal verwertbare Informationen zur Kern-Architektur des Bulldozer veröffentlicht hat.
Danke r.p. für den Hinweis.

<b>Links zum Thema:</b><ul><li><a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1251380706">Spekulationen um AMDs Bulldozer-Architektur</a></li><li><a href="http://www.planet3dnow.de/vbulletin/showthread.php?t=362353">AMDs SSE5 ist tot - lang lebe AVX</a></li><li><a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1204648113">AMD liefert erste 45 nm Shanghai und Deneb Chips aus</a></li><li><a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1207000861">AMD greift beim Phenom-Nachfolger auf K6 Design-Elemente zurück (Aprilscherz)</a></li></ul>

Fake !

SSSE3 fehlt / falsche Reinfolge
SSE4.1 fehlt / falsche Reinfolge
AVX : wird auch in der aktuellen Beta noch nicht erkannt

derzeitige Reinfolge:
MMX, 3DNow!, SSE, SSE2, SSE3, SSSE3, SSE4.1, SSE4.2, SSE4A, SSE5, EM64T oder x86-64

die ist "hardcoded" in der CPUZ.EXE (rückw. im Code)

JFs Kommentar:

Here is how they accomplished that screenshot:

I can confidently say that it was not real.

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Quelle


MfG @

Laut Franck, dem CPU-Z Autor, ein Fake.

Das war wohl der Wunsch Vater des Gedanken.
Eher ein Prognose SceenShot : So oder auch anders koennte der 'Bulldozer; aussehen in 2011.

Aber immerhin hat es hier zu regen Diskussion im hiesigen Forum gefuehrt.

Wobei man die spekulierte Clusterlösung (von P3D Member Dresdenboy und seinem Blog) mit 8 Kernen zu 2 Clustern damit auch noch nicht zu den Akten legen sollte ...

Bobo_Oberon schrieb:

Wobei man die spekulierte Clusterlösung (von P3D Member Dresdenboy) mit 8 Kernen zu 2 Clustern damit auch noch nicht zu den Akten legen sollte ...

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Nein, das bleibt davon ja voellig unberuehrt... !!

Pro Kern 1.75MB L3 halte ich auch für recht ungewöhnlich.
Meist lies sich das doch gut teilen und lief dann auf 1MB oder 512kB pro Kern hinaus, auch wenn er gemeinsam genutzt wurde.

hendrikhey schrieb:

Pro Kern 1.75MB L3 halte ich auch für recht ungewöhnlich.
Meist lies sich das doch gut teilen und lief dann auf 1MB oder 512kB pro Kern hinaus, auch wenn er gemeinsam genutzt wurde.

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Wobei derzeitige umgerechnete 1,5MB/core L3 beim Phenom derzeit auch nicht viel besser sind..

hendrikhey schrieb:

Pro Kern 1.75MB L3 halte ich auch für recht ungewöhnlich.
Meist lies sich das doch gut teilen und lief dann auf 1MB oder 512kB pro Kern hinaus, auch wenn er gemeinsam genutzt wurde.

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Wobei ja schon beim Istanbul der L3-Cache reduziert werden kann für spezielle Aufgaben (als 5 MB statt 6 MB)

Das sind einige Idee in den 'Fake' eingeflossen.
Bei 16 Cores und 3 GHz ist selbst SOI-32nm ziemlich überlastet bzgl. TDP - selbst wenn man dem Socket G34 150-200 Watt elektrisch zuschiebt.

Und es erscheint sehr unwahrscheinlich dass frühe ES hoch takten können. Das packt nicht mal Intel bei relativ späteren ES.
Wobei es auch unwahrscheinlich ist dass AMD den G34 am Markt plaziert ohne wenigsten eigene ES-Samples als Test für die Zukunft darauf laufen zu lassen. Schließlich ist Upgrade per BIOS-Update und CPU-Tausch Markenzeichen von AMD.

Und wenn der Bulldozer als Simulation läuft ist ein Versuchsfertigung nur einige Managementschritte entfernt. Durchaus ja bei IBM machbar.


Aber wie schon Anderen schrieben - da ist soviel Realität mit im Spiel dass man gut dazu spekulieren kann.

Crashtest schrieb:

Fake !

SSSE3 fehlt / falsche Reinfolge

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Jup, so ist das. Die Aussage von AMD war, mit AVX werden auch die restlichen Befehlssatzerweiterungen implementiert. Und SSSE3 liegt zB im herstellerunabhängigen CPUID Bereich. CPU-Z sollte also kein Problem damit haben, dies zu erkennen, selbst bei unbekannten CPUs. Auch wenn ich mich freuen würde, wenn die Performance Prognosen zutreffen, leider ein schlecht gemachter Fake. Das Tapeout wird wohl frühestens Ende diesen/Anfang nächsten Jahres erfolgen. Entsprechende Samples gibt es dementsprechend erst später.

zB im herstellerunabhängigen CPUID Bereich

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naja SSSE3 liegt schon im herstellerabhängigen Bereich - dem von Intel (0000:0001 ECX)

aber egal, SSSE3 und SSE4.1 werden mit dem Dozer kommen, ggf auch SSE4.2 - siehe http://www.amd.com/us-en/assets/content_type/white_papers_and_tech_docs/25481.pdf

aber wie auch immer CPUZ kennt die FX die in den PFDs von Intel und AMD festgelgt sind, in dieser Reinfolge:
MMX - cpuid 00000001 edx bit 23
3Dnow - cpuid 80000001 edx bit 30+31
SSE - cpuid 00000001 edx bit 25
SSE2 - cpuid 00000001 edx bit 26
SSE3 - cpuid 00000001 ecx bit 00
SSSE3 - cpuid 00000001 ecx bit 09
SSE41 - cpuid 00000001 ecx bit 19
SSE42 - cpuid 00000001 ecx bit 20
SSE4A - cpuid 80000001 ecx bit 06
SSE5 - cpuid 80000001 edx bit 11 (bekommt evtl. noch neuen Namen)
amd64 als x86-64 oder EM64T - cpuid 80000001 edx bit 29

und egal was für eine CPU es ist, CPUZ fragt über den cpuid-Befehl die einzelnen Bits ab - ist das Antwortbit = 1 wird der Funktionsstring zB 'SSE' zur Liste hinzugefügt, ist er = 0 nicht

Crashtest schrieb:

naja SSSE3 liegt schon im herstellerabhängigen Bereich - dem von Intel (0000:0001 ECX)

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Nein, das ist der herstellerunabhängige Bereich. Oder genauer formuliert, der fest von Intel definierte Bereich, an dem auch kein anderer Hersteller rumpfuschen darf und sich an die Vorgaben halten muss. Der herstellerabhängige Bereich beginnt bei 8000:0000.

rkinet schrieb:

Und wenn der Bulldozer als Simulation läuft ist ein Versuchsfertigung nur einige Managementschritte entfernt. Durchaus ja bei IBM machbar.

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und warum bei IBM ?, mittlerweile dürfte GF in Sachen HKMG vor IBM liegen.

Malajo schrieb:

und warum bei IBM ?, mittlerweile dürfte GF in Sachen HKMG vor IBM liegen.

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woher nimmst du das?

Frage ich mich auch. Die Fertigungskits werden immer noch von der IBM Allianz entwickelt und dann von den jeweiligen Mitgliedern genutzt und an die eigenen Fertigung angepasst.