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  1. Beitrag #1
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    Bulldozer 2.0 / BDver2: Sepang, Terramar, Komodo, Trinity, Vishera

    Nachdem mittlerweile erste Infos der Bulldozer Nachfolgegeneration samt Zeitplan bekannt wurden, macht ein Sammelthread Sinn.

    Jeder der einen neuenn sinnvollen Link hat bitte unter Links samt kurzer Beschreibung hinzufügen.

    BDver2 CPU Typen


    Bisher sind 3 Typen für unterschiedliche Sockel und Segmente bekannt. Die unten genauer aufgeschlüsselt werden. Allgemein kann man für Bulldozer 2.0 folgende Verbesserungen gegenüber der ersten Generation aufführen:


    1. Neue Befehlssätze: BDver2 wird Intels FMA3 Befehle sowie TBM und BMI unterstützen (siehe Datenblätter)
    2. Höhere Integration: Ähnlich wie schon bei den APUs wird nun auch bei den CPUs ein PCIe Interface integriert.

    Auf der letzten, inoffiziellen Roadmap von Juli 2011, wird der Bulldozer 2.0 Kern "Piledriver" genannt.

    Sepang


    • 2P Server CPU
    • bis zu 10 next Generation Bulldozer-Cores
    • 2-Sockel-Systeme
    • Sockel C2012 (Zahl=Pincount oder Platzhalter?)
    • 3-Kanal Speicherinterface
    • integriertes PCIe Gen3
    • Geplant für 2012

    Terramar


    • 2P-4P Server CPU
    • bis zu 20 next Generation Bulldozer-Cores
    • 2-4 Sockel-Systeme
    • Sockel G2012 (Zahl=Pincount oder Platzhalter?)
    • 4-Kanal Speicherinterface
    • integriertes PCIe Gen3
    • Geplant für 2012
    • vermutlich MCM aus zwei Sepang DIEs

    Komodo



    Dublin


    • 28nm
    • bis zu 20 next Generation Bulldozer-Cores
    • geplant für 2013
    • Sockel G2012 / Porto Plattform

    Macau


    • bis zu 10 next Generation Bulldozer-Cores
    • 28nm
    • geplant für 2013
    • Sockel C2012 / Luxembourg Platform



    BDver2 APU Typen


    Trinity


    • Notebook- und Desktop-APU
    • 32nm SOI
    • jeweils Mainstream und High Performance-Level
    • 2 bis 4 next Generation Bulldozer-Cores, Codename Piledriver
    • Sockel FMx/FM2
    • DirectX® 11 GPU im VLIW4-Design
    • Theoretische (GP)GPU-Leistung (GFLOPs) "bis zu" 50% höher als bei Llano
    • Geplant für 2012

    Noch unzugeordnete Codenamen


    Codenamen aus sicherer Quelle


    Hier ist Platz für alle sicheren, aber inoffiziellen Codenamen, z.B. aus Compilerkommentaren. Die Compilerbauer haben immer Zugriff auf NDA Material, sodass deren Kommentare 100% stimmen sollten.
    [H4]Steamroller[/H4]
    Eventueller APU Codename: http://citavia.blog.de/2010/12/10/br...tuff-10160610/
    Von der Logik her könnte es aber auch der Codename der BDver3 Architektur sein, würde Sinn von den Namen her machen:

    BDVer1: Bulldozer (32nm)
    BDVer2: Piledriver (32nm)
    BDVer3: Steamroller (wäre dann laut der letzten, inoffiziellen Roadmap wohl die Basis für die 28nm Serverchips)

    "BDver3" wurde aber bisher aber noch nirgends erwähnt, pure Spekulation meinerseits (Opteron) ;-)

    [H4]Viperfish[/H4]
    Eventueller Codename fürs Server DIE, da zusammen mit Trinity genannt: http://www.planet3dnow.de/vbulletin/...6&postcount=25

    Inoffizielle Codenamen aus der Gerüchteküche


    Hier ist Platz für eventuelle Codenamen aus dubiosen Quellen.

    [H4]Vishera[/H4]
    Laut xbitlabs Bericht Ersatz für den gestrichenen Komodo Prozessor (siehe oben unter 1.3).
    Unterschiede:
    Keine PCIe Integration und kein Sockel FMx, stattdessen soll doch noch der altbewährte Sockel AM3+ Anwendung finden.
    Frühere Spekulationen gab es dazu schon bei 4Gamer, allerdings lieferten die Leute dort auch noch eine mit Fehlern übersäte Pseudoroadmap mit, so dass es wenig glaubwürdig erschien.
    Zusammenfassung dazu hier im Thread in Posting #147.

    Roadmaps


    9. November 2010 (Analyst Day)







    März 2011 (Blog)



    http://blogs.amd.com/fusion/2010/11/...with-footnote/



    Juni 2011 - AFDS



    Quelle: http://pcper.com/news/Graphics-Cards...n-Architecture

    Juli 2011 (Inoffiziell, unbestätigt )



    Quelle: http://mb.zol.com.cn/240/2405453.html

    Aug 2011 (Inoffiziell, unbestätigt )



    Quelle: http://www.donanimhaber.com/islemci/...slemcileri.htm

    Serverroadmap April 2011



    Quelle: http://www.computerbase.de/news/hard...-amd-bis-2013/

    Links


    Allgemeines und Langfristiges


    Dresdenboys Blog

    Spezielle Spekulationsartikel und Meldungen



    Hardwareluxx: Trinity reiht sich in HD7000-Familie ein


    Testberichte



    Datenblätter z.B: Befehlssatzerweiterungen, Compilerpatches etc. pp.



    BMI: Bit Manipulation Instructions
    TBM: Trailing Bit Manipulation
    FMA3: three operand FMA instructions
    Gesammelt hier zu finden: http://citavia.blog.de/2010/10/21/signs-of-bulldozer-2-and-llano-9726240/

    Sonstiges




    ------

    Ich bitte um rege Anteilnahme :)
    Miniaturansichten angehängter Grafiken Miniaturansichten angehängter Grafiken AMD Codename Decoder.pdf  
    Geändert von Opteron (07.09.2011 um 14:31 Uhr)

  2. Beitrag #2
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    Zitat Zitat von sioh Beitrag anzeigen
    Ich denke mit den Sockeln C/G2012 hats folgendes auf sich:
    • Es sind Server-Sockel
    • Für MCMs
    • vgl. Sockel G34
    • die 2012 gibt nicht den Pincount wieder sondern ist nur als Platzhalter gedacht denn 2012 schon wieder einen neuen Sockel in dem Markt?

    denn beim Komodo steht nirgends ein Sockel dazu.
    Und da er keine APU ist denke ich er soll auf "AM3+" landen auf welchen ja auch die aktuellen AM3-CPUs lauffähig sein sollen. Entsprechend bezweifle ich auch einen 3 oder 4-Kanal IMC beim Komodo
    Jein, nur der "G" Sockel ist für MCMs, C ist wie jetzt schon C32 der single DIE Sockel, sieht man ja an den Kernen, 10 Sepang <> 20 Terramar -> Terrarmar = 2xSepang

    2012 ist sicherlich ein Platzhalter im Form der Jahreszahl ;)

    ciao

    Alex
    Geändert von Opteron (10.11.2010 um 01:04 Uhr)

  3. Beitrag #3
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    Die Folien wiedersprechen sich teilweise. In den oben eingebundenen Folien steht Next Generation BD für 2012. Auf dieser Folie aber:



    Steht für 2012 Enhanced BD und erst 2013 Next Generation BD ...


    edit:
    Ich könnte mir vorstellen, dass mit Enhanced BD im Serverbereich BD-CPUs mit 2 Dies bedeutet.
    Geändert von Onkel_Dithmeyer (10.11.2010 um 15:10 Uhr)

  4. Beitrag #4
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    Zitat Zitat von Onkel_Dithmeyer Beitrag anzeigen
    Die Folien wiedersprechen sich teilweise. In den oben eingebundenen Folien steht Next Generation BD für 2012. Auf dieser Folie aber:



    Steht für 2012 Enhanced BD und erst 2013 Next Generation BD ...
    Jo das ist ein bisschen komisch, JF hatte das Thema auf Nachfrage schon angeschnitten:
    Enhanced BD and next gen BD are only labels, not product names. Think of that as shorthand for "whatever comes next."
    http://www.semiaccurate.com/forums/s...1&postcount=12
    Sollte also so sein, dass das eine n+1 und das andre n+2 ist, nichts weiter. Natürlich trotzdem sehr unglücklichlich, wenns nicht passt, macht nen schlechten Eindruck -> schlechtes Marketing ;-)
    Ich frag mal gleich hinterher, was das nun soll ^^

    edit:
    Ich könnte mir vorstellen, dass mit Enhanced BD im Serverbereich BD-CPUs mit 2 Dies bedeutet.
    Nö, da kommt ja schon Interlagos.

    ciao

    Alex

  5. Beitrag #5
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    Zitat Zitat von Opteron Beitrag anzeigen
    Nö, da kommt ja schon Interlagos.
    Kommt der schon 2012 oder 2013?

  6. Beitrag #6
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    Zitat Zitat von Onkel_Dithmeyer Beitrag anzeigen
    Kommt der schon 2012 oder 2013?
    Der kommt 2011 ;D
    .
    EDIT :
    .

    JF hat geantwortet, und zwar damit, dass er nichts sagen darf und es nicht seine Slides wären.

    Supi ... mal wieder tolle Organisation bei AMD ...
    Geändert von Opteron (10.11.2010 um 17:11 Uhr)

  7. Beitrag #7
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    Komisch.
    10 Integer-Units, das würde heissen 5 Bulldozer-Module.
    Ich tu mir gerade ganz schwer die auf einem Die zu platzieren.
    Ich hätte fest mit 6 gerechnet, dann wäre man wieder beim Sprung Shanghai -> Istanbul.

  8. Beitrag #8
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    Zitat Zitat von mocad_tom Beitrag anzeigen
    Komisch.
    10 Integer-Units, das würde heissen 5 Bulldozer-Module.
    Ich tu mir gerade ganz schwer die auf einem Die zu platzieren.
    Ich hätte fest mit 6 gerechnet, dann wäre man wieder beim Sprung Shanghai -> Istanbul.
    Der Platz für den 6ten Core geht vermutlich für PCIe. Je nachdem, wieviel Lanes man anbieten will, braucht das schon DIE Fläche. Dann noch der Triple MC und noch plus X .. wird schon irgendwie passen ^^
    Vielleicht ja endlich auch T-RAM ^^

  9. Beitrag #9
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    Ich habe schonmal die gesicherten Befehlssatzerweiterungen eingearbeitet. Man könnte hier noch ASF anbringen.

  10. Beitrag #10
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    Zitat Zitat von Opteron Beitrag anzeigen
    Der kommt 2011 ;D
    Irgendwie war ich der Meinung wir hätten schon 2011 *buck* Vermutlich Wunschdenken :]

  11. Beitrag #11
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    Avatar von Dresdenboy

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    Zitat Zitat von Onkel_Dithmeyer Beitrag anzeigen
    Irgendwie war ich der Meinung wir hätten schon 2011 *buck* Vermutlich Wunschdenken :]
    Und zu Weihnachten ein Zambezi-System? ;)

  12. Beitrag #12
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    Zitat Zitat von Dresdenboy Beitrag anzeigen
    Und zu Weihnachten ein Zambezi-System? ;)

    Habe ich grad mir Tränen in den Augen von der Wunschliste gestrichen ;)

    @T
    Im Spekulationsthread 2011 wurde ein Link gepostet auf der ich eine schöne Übersicht über die aktuellen Prozessoren, BD1 und auch BD2.

    http://pc.watch.impress.co.jp/img/pc...ml/15.jpg.html

    Die deckt soweit ganz gut mit unseren Daten.

  13. Beitrag #13
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    Ist zwar hoch spekulativ von mir, würde aber evtl. zum 2013er "next Generation Bulldozer" passen:

    Das AMD Operating System Research Center in Dresden hat in den letzten Monaten einiges zum Thema Transactional Memory publiziert, inklusive Verweisen auf Simulationen mit Erkenntnissen, wie das ganze in Hardware umgesetzt werden kann. Das könnte ganz gut zur Bulldozer Architektur passen und wäre auch vom Zeitplan her realistisch.

  14. Beitrag #14
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    Ist das eigentlich ein vertipper dass Sepang Triple-Channel speicher kriegen soll und Terramar als Sepang x 2 dann nur Quadchannel aufweisen kann? - Damit hätte Terramar pro core weniger Speicherbandbreite zur Verfügung als sein kleiner Bruder...
    Aktuell ist das doch eine simple verdopplung, also dass Istanbul Dualchannel hat und als MCM dann halt 2 mal Dualchannel = Quad... *noahnung*

  15. Beitrag #15
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    Zitat Zitat von Ge0rgy Beitrag anzeigen
    Ist das eigentlich ein vertipper dass Sepang Triple-Channel speicher kriegen soll und Terramar als Sepang x 2 dann nur Quadchannel aufweisen kann? - Damit hätte Terramar pro core weniger Speicherbandbreite zur Verfügung als sein kleiner Bruder...
    Aktuell ist das doch eine simple verdopplung, also dass Istanbul Dualchannel hat und als MCM dann halt 2 mal Dualchannel = Quad... *noahnung*
    Ne das kann schon stimmen. Da gibts wohl ein paar Fälle, die hochgetaktete Kerne und viel RAM-Bandbreite benötigen. So ein 3ter RAMKontroller kostet vermutlich eh nicht viel und kann außerdem noch als Redundanz zweckentfremdet werden ^^

  16. Beitrag #16
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    Zitat Zitat von Ge0rgy Beitrag anzeigen
    Ist das eigentlich ein vertipper dass Sepang Triple-Channel speicher kriegen soll und Terramar als Sepang x 2 dann nur Quadchannel aufweisen kann? - Damit hätte Terramar pro core weniger Speicherbandbreite zur Verfügung als sein kleiner Bruder...
    Aktuell ist das doch eine simple verdopplung, also dass Istanbul Dualchannel hat und als MCM dann halt 2 mal Dualchannel = Quad... *noahnung*
    Das könnte auch wieder ein Tradeoff sein. Die doppelte Zahl Kerne im Terramar läuft vermutlich eher mit ~70% des Taktes. Die für die gesteigerte Rechenleistung (ungeachtet der ebenfalls verdoppelten Caches) im gleichen Maße benötigte Speicherbandbreite läge bei +40%. Der 4. Kanal brächte +33% bei insgesamt 2/3 der Energie von 6 Speicherkanälen...

  17. Beitrag #17
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    Wisst ihr was mir bei "Komodo" zuerst einfällt?

    Limited Waranty *lol*

  18. Beitrag #18
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    Zitat Zitat von Dresdenboy Beitrag anzeigen
    Das könnte auch wieder ein Tradeoff sein. Die doppelte Zahl Kerne im Terramar läuft vermutlich eher mit ~70% des Taktes. Die für die gesteigerte Rechenleistung (ungeachtet der ebenfalls verdoppelten Caches) im gleichen Maße benötigte Speicherbandbreite läge bei +40%. Der 4. Kanal brächte +33% bei insgesamt 2/3 der Energie von 6 Speicherkanälen...
    Was mir beim Thema Speicherbandbreite auch wieder einfällt ist eDRAM. IBM hats ja erst im Power7 @45nm verbaut, für 32nm hat man bereits 2009 nen "Durchbruch" vermeldet:
    So far IBM has made a test chip with this embedded dynamic random access memory (eDRAM) technology that it says contains the industry's smallest memory cells.
    The company claims it offers higher density, speed and capacity better than conventional on-chip static random access memory (SRAM) that has been announced in 32nm and 22nm technology. It thinks its eDRAM is comparable to what would be expected of SRAM produced on a 15nm process, three technology generations ahead of chips in volume production today.
    IBM's eDRAM cell is twice as dense as any announced 22nm embedded SRAM cell and up to four times as dense as any comparable 32nm embedded SRAM in the industry.
    http://www.theinquirer.net/inquirer/...dynamic-memory
    http://www.eetimes.com/electronics-n...m-eDRAM-on-SOI

    Entweder das, oder das übliche T-RAM Gespenst ... irgendwas Neues müssen sie bei nem überarbeiteten 32nm Prozess eigentlich einbauen. Durch die kleinen eDRAM Zellgrößen wäre man mit 22nm konkurrenzfähig. Frage ist, obs sogar für den L2 taugen würde.

    eDRAM Präsentation:
    http://www.bloobble.com/broadband-pr...ns?itemid=3255

    ciao

    Alex
    Geändert von Opteron (27.11.2010 um 13:12 Uhr)

  19. Beitrag #19
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    Gerade gefunden:
    -- "Komodo": a 32nm CPU featuring up to 10 AMD "Bulldozer" CPU cores
    designed for high-performance and enthusiast desktops;
    http://ir.amd.com/phoenix.zhtml?c=74...197&highlight=

    Die wissen wohl bei AMD selbst noch nicht, wieviel Kerne das werden ;-)


  20. Beitrag #20
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    Hallo zusammen,
    kleine Frage am Rande, wie ist das erste Bild zu deuten "two strong Threads"?
    Und warum kann ein Kern (von 2 in einem Modul) 2 Threads abarbeiten, hat der BD dann auch Hyperthreading?
    Oder ist das evt der Turbo?

    MfG

  21. Beitrag #21
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    Ich denke mal, dass du das Bild falsch interpretierst. Das oll ein vergleich der Architekturen sein. Ein mal bulldowzer, der 2 Threats bearbeitet in einem !Modul! und ein mal ein Kern mit HT, der 2 threats zerstückelt nacheinander bearbeitet.

  22. Beitrag #22
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    Zitat Zitat von Onkel_Dithmeyer Beitrag anzeigen
    Ich denke mal, dass du das Bild falsch interpretierst. Das oll ein vergleich der Architekturen sein. Ein mal bulldowzer, der 2 Threats bearbeitet in einem !Modul! und ein mal ein Kern mit HT, der 2 threats zerstückelt nacheinander bearbeitet.
    Gut möglich, daher frage ich ja! ;)
    Laut dem Bild werden die Threads im Decoder zerstückelt, aber nach dem L2 Cache kommen die Threads wieder Syncron raus!
    Hat sonst noch jemand eine Erklärung?

    MfG

  23. Beitrag #23
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    Zitat Zitat von WindHund Beitrag anzeigen
    Gut möglich, daher frage ich ja! ;)
    Laut dem Bild werden die Threads im Decoder zerstückelt, aber nach dem L2 Cache kommen die Threads wieder Syncron raus!
    Hat sonst noch jemand eine Erklärung?
    Da wird nichts zerstückelt, die Decoder arbeiten halt wechselweise an Thread 1 oder 2, und/oder gleichzeitig an beiden Threads, je nachdem wie die Instruktionen fallen.

    Ansonsten hat noch jeder Kern seine eigenen AGUs und Load/Store Abteilung, deswegen laufen die Speicherzugriffe auch mehr oder minder unabhängig voneinander, auch wenn der L2 gemeinsam benützt wird.

    Mit "strong threads" meinen sie, dass sie 2x volle Power für die Threads bei CMT haben, während sich bei SMT die Kernleistung pro Thread quasi halbiert, da sich die 2 Threads viel mehr Resourcen teilen müssen. Zusammen genommen bringen 2 SMT Threads dann natürlich mehr Durchsatz, aber max. kommt man halt auf 130%, während es mit CMT 180% Leistung sind. 100% ist dabei die Leistung eines Kerns mit einem Thread.

    ciao

    Alex

  24. Beitrag #24
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    Mercy Opteron!
    Dann wäre ein Turbo garnicht so abwägig, es wird nur ein Kern genutzt womit weniger TDP entsteht für mehr Takt.
    Dann evt. sogar für 2 Threads.

    MfG

  25. Beitrag #25
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    Hmm, hatten wir das schon ?
    +@code{@value{AS}} supports AMD's Trailing Bit Manipulation (TBM)
    +instruction set, available on AMD's BDVER2 processors (Trinity and
    +
    Viperfish).
    http://old.nabble.com/-PATCH--AMD-bd...d30502191.html

    Vielleicht der DIE Codename, also quasi Orochi 2.0 ?

    Zum Namen:
    Die Viperfische (Chauliodus) sind eine Gattung der Bartel-Drachenfische (Stomiidae) und gehören zur Unterfamilie Stomiinae. Manche Ichthyologen stellen sie in eine eigene Familie, Chauliodontidae, z.B. weil sie keine Bartel haben. Viperfische sind Beutegreifer der Tiefsee. Sie sind hochspezialisiert für eine Existenz in diesem uns so lebensfeindlich scheinenden Lebensraum. Mit etwa 30 Zentimetern Körpergröße (maximal 35 cm) gehören sie zu den größeren, aber auch recht häufigen Fischen der oberen Tiefsee.
    Klingt gut ^^

    Die Viperfische wurden oft als bizarre, leuchtende Raubtiere der Tiefsee beschrieben
    Klingt weniger gut ;-) ;-)

    Na mal schauen, was das wird.

    ciao

    Alex

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