Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

[Complicated]

Und wie lange hat es gedauert um die High-Density Librarys für die Steamroller FPU zu integrieren? Wir erinnern uns:

Ich rede hier nicht von einer Schnapsidee, welche mal eben am Stammtisch der Ingenieure zustande gekommen ist, sondern über einen Entwicklungsprozess und eine Roadmap die auch von langer Hand geplant recht sinnvoll ist.

 

[amdfanuwe]

Und wie lange hat es gedauert um die High-Density Librarys für die Steamroller FPU zu integrieren?

Die zu integrieren hat nicht so lange gedauert. Was gedauert hat, war diesese zu entwickeln und testen, das finetuning etc.

 

[sciing]

Und wie lange hat es gedauert um die High-Density Librarys für die Steamroller FPU zu integrieren? Wir erinnern uns:

Ich rede hier nicht von einer Schnapsidee, welche mal eben am Stammtisch der Ingenieure zustande gekommen ist, sondern über einen Entwicklungsprozess und eine Roadmap die auch von langer Hand geplant recht sinnvoll ist.

Das liegt daran, das AMD zu dem Zeitpunkt ziemlich 2-gleisig fuhr bzw. alte Zöpfe mitschleppte. Der CPU-und der GPU-Teil nutzten völlig unterschiedliche Designbibliotheken. Und wie ich sagte wurde auch hier die komplette Bibliothek umgestellt, das ist nicht finetunning, das ist Neubau, ähnlich im Aufwand wie ein Technologiewechsel. AMD hatte da aber keine neue, sondern schon eine vorhandene, verifizierte Bibliothek genommen und es passte in die grundsätzliche Unternehmenstrategie.
Von Bulldozer/LLano bis Trinity gingen trotzdem wieviel Zeit ins Land?
Und jetzt noch zurück zu ZEN und Deiner anfänglichen Aussage, ich habe gesagt das ein solches "Tuning" eine komplett neue Bibliothek bedeuten würden. Möchtest Du dem immer noch widersprechen?

 

[Complicated]

Und jetzt noch zurück zu ZEN und Deiner anfänglichen Aussage, ich habe gesagt das ein solches "Tuning" eine komplett neue Bibliothek bedeuten würden. Möchtest Du dem immer noch widersprechen?

Nach wie vor erfasst du nur die Hälfte von dem was ich schrieb

Ich rede hier nicht von einer Schnapsidee, welche mal eben am Stammtisch der Ingenieure zustande gekommen ist, sondern über einen Entwicklungsprozess und eine Roadmap die auch von langer Hand geplant recht sinnvoll ist.

Also seit wann weiss AMD, dass sie ausser einem 8-Core Die auch einen 4-Core Die mit iGPU bauen? Würdest du das als einen Zeitraum erachten der durchaus AMDs Ingenieure befähigt nach einem CPU-only optimierten Chip einen weiteren Die zu releasen 6 Monate später der aus 4 Kernen höhere Taktraten raus bringt wenn die iGPU nicht genutzt wird?
Dein Argument läuft einfach ins Leere, da der Raven Ridge sowieso von scratch völlig neu entwickelt wurde mit Zen und Vega.

Ich widerspreche nicht den von dir genannten Zeiträumen - ich sehe nur kein valides Argument gegen meine Spekulation hier könnten optimierte Transistoren für den APU-Die verwendet worden sein. Deine Aussage hier

Keine Ahnung welche Vorstellung Du hast wenn Du was von dicht schreibst. Aber AMD wird kaum einen weiteren Kern entwickeln mit anderer Cell-Bibliothek usw.

Ist einfach nicht stichhaltig. Warum sollte AMD hier nicht auf eine APU optimiert haben und andere Bibliotheken von Anfang an genutzt haben? Hier wird Platz frei da keine Infinity Fabric benötigt wird auf dem Die und so manches andere Feature für Server nicht von Nöten ist. 1 CCX Cluster und eine iGPU mit DDR4 PHYs.

Also was gibt es an meiner ursprünglichen Aussage auszusetzen?

Ich glaube auch, dass die Raven Ridge 4-Kern CPUs den Hauptteil ausmachen werden bei Veröffentlichung der 4-Core Ryzen. Ich vermute AMD wird diese CPU-Transistoren weniger Dicht packen und dafür die Möglichkeit für höhere Taktraten einbauen. Es werden auf jeden Fall Unterschiede zu merken sein, denke ich, die alleine schon aus dem reiferen Prozess entstehen. Die 8-Core Dies werden für die 6-Cores verwendet und die APUs sind ja auch schon in der Produktion, wo eben defekte iGPUs zu einem 4-Core Ryzen führen.

 

[Woerns]

Jetzt wird es ein bisschen OT:

Spoiler

Eine 4-Kern CPU oder 4-Kern-APU mit höhrem Takt als Ryzen steht doch gar nicht auf irgendeiner Roadmap, oder?
Aus wirtschaftlicher Sicht wäre es auch höchst fraglich, so etwas zu bringen. Im Gegenteil haben in der Vergangenheit sowohl Intel als auch AMD die höchsten Takte meist auch den höchstpreisigen Highend-Modellen mit den meisten Kernen spendiert.
Wer mehr Takt will, muss auch mehr Kerne nehmen.
Dass andere, das Portfolio wirtschaftlich ruinierende Konzepte technisch eventuell machbar sind, spricht noch nicht dafür, dass sie auch umgesetzt werden.

MfG

 

[Complicated]

Zum Halb-Offtopic:
Intel hat überhaupt kein Problem damit gehabt ein wirtschaftlich funktionierendes Portfolio auf die Beine zu stellen wo 4 Kerner höher takten als 6 oder 8 Kerner. i7 6700K (4C@4GHz) vs. i7 6800K (6C@3,4 GHz) vs. i7 6900K (8C@3,2GHz)? Was eigentlich auch völlig normal ist, da 8 Kerne auch niedriger taktend mehr Performance bringen. Die Ausnahme ist Spiele-Software, doch die bewegt sich mittlerweile ebenfalls dorthin. Mit weniger Kernen kann man höher takten wegen frei werdendem Power Budget, das 8 Kerne belegen. Eine 95 W APU mit 4 Kernen 3,4/3,8 GHz, die höher takten (4,0 GHz/4,4 Turbo) wenn eine dGPU verbaut wird und die iGPU ca. 20-30W TDP frei werden lässt ist genau das was unterhalb der 8- und 6-Kern Ryzens preislich passen würde und die 8-Kerner nicht bedroht.
Die R3 sollen im 3Q kommen, vermutlich weil sie auf den APUs basieren ohne iGPU. Der R5 X1500 soll ebenfalls ein Quadcore sein mit 3,5 GHz/3,7GHz Takt. Den dann durch ein neues Modell zu ersetzen dürfte kein Problem sein falls er überhaupt in Q2 kommt. Der 6-Kern R5 X1600 soll 3,6/4,0 GHz für 270-300 € bieten in Q2. Und zudem hat man jetzt 4 Monate um alle 8 Kern Käufer initial abzudecken und dann die Gamer abzuholen die eben nicht so viel Geld ausgeben möchten.

Es ist eben die Frage ob AMD mit einer optimierten Fertigung hier die höheren Taktraten anstrebt. Denn ansonsten werden alle 4-Kerner mit 65W TDP kommen wenn eben nicht mehr Takt geboten wird und exakt die selben Kerne zum Einsatz kommen - warum diese Powerbudget nicht in einen höher taktenden Fertigungsprozess investieren der eben weniger dichte Librarys nutzt und die 95W ausreizen?

 

[sciing]

Nochmal Dein simplifiziertes, selbsterfundenes "weniger dicht"* bedeutet nicht nur ein neues Design, sondern ein neuer Designbaukasten (zumindestens war Dein Trinity Beispiel genau das). Dahinter stehen Aufwand, Resourcen, Risiko.
Um die von Dir genannten Ziele zu erreichen (schnellere CPU bei höherer TDP oder das Gegenteil), ist das aber gar nicht notwendig. Die selben Prozessparameter, die für Variation sorgen, kann man auch mit Absicht ändern. Fachbegriff hier ist Targeting.
Deshalb halte ich es für unwahrscheinlich, das AMD hier mehrgleisig fährt.

 

[Complicated]

Also wenn du dann "andere Prozessparameter" sagst, anstatt "weniger dicht" wird alles plötzlich gut...Na danke für die fachliche Korrektur. Wem willst du denn ein X für ein U vor machen? Hast dich halt verrannt und mich missverstanden, das braucht kein seitenlanges rhetorisches Rückzugsgefecht werden. ^^
Ich lerne gerne die Fachbegriffe von jemandem der diese kennt, so wie du, doch das geht auch ohne

 

[Meckel]

Nach wie vor erfasst du nur die Hälfte von dem was ich schrieb

Also seit wann weiss AMD, dass sie ausser einem 8-Core Die auch einen 4-Core Die mit iGPU bauen? Würdest du das als einen Zeitraum erachten der durchaus AMDs Ingenieure befähigt nach einem CPU-only optimierten Chip einen weiteren Die zu releasen 6 Monate später der aus 4 Kernen höhere Taktraten raus bringt wenn die iGPU nicht genutzt wird?
Dein Argument läuft einfach ins Leere, da der Raven Ridge sowieso von scratch völlig neu entwickelt wurde mit Zen und Vega.

Die ganzen Dies und Masken zurzeit dürften AMD ziemlich schwer im Magen liegen, da vermeidet man weitere Risiken (TTM && $$$) mit zweifelhaften Nutzen.
Die APUs für Mobile liefern wahrscheinlich auch so den Mehrwert eines Notebooks was auch für Spiele reicht. Die paar MHz mehr CPU bezahlt dir kein Schwein.

Ich widerspreche nicht den von dir genannten Zeiträumen - ich sehe nur kein valides Argument gegen meine Spekulation hier könnten optimierte Transistoren für den APU-Die verwendet worden sein. Deine Aussage hierIst einfach nicht stichhaltig. Warum sollte AMD hier nicht auf eine APU optimiert haben und andere Bibliotheken von Anfang an genutzt haben? Hier wird Platz frei da keine Infinity Fabric benötigt wird auf dem Die und so manches andere Feature für Server nicht von Nöten ist. 1 CCX Cluster und eine iGPU mit DDR4 PHYs.

Die On-Chip GPU wird sicherlich über die Fabric angebunden, also nix mit weglassen. Ein neues CCX Design halte ich für unwahrscheinlich wegen dem Schotter den das kostet mit zweifelhaften ROI.

 

[Complicated]

Niemand sprach von neuem CCX Design - das wurde behauptet wäre nötig um höheren Takt zu erreichen und kam ganz sicher nicht von mir.
Und wenn du dir die heutigen X4 8xx CPUs anschaust bist du der Meinung dies wäre nicht möglich für einen Zen basierenden APU Die? Das sind ebenfalls Salvage CPUs mit deaktivierter GPU onDie. Was soll daran bei den Zen/Vega Dies nicht gehen? Was heisst "nix mit weg lassen"?

Ich schrieb, dass die 4 Kern Ryzen CPUs wohl besser auf den APU-Dies basieren anstatt auf den 8-Core Dies und dort sicherlich etwas getweaked werden kann um höhere Taktraten zu erreichen als die max 4,1 GHz bei den 8-/6-Kern CPUs. Wo soll das denn ein neues Zen-Core Design oder CCX Design benötigen? Alleine der verbesserte Fertigungsprozess nach wenigen Monaten kann das leisten und ich spekuliere dass die Transistoren auch weniger dicht auf dem Die sein könnten um höhere Taktraten zu erzielen. es braucht weder andere Masken noch irgendetwas anderes als für die APU benötigt wird.

Bitte den Kontext beachten wenn du mich schon zitierst.

 

[amdfanuwe]

Wenn ich dich jetzt richtig verstehe:
Die APU braucht eh neue Masken.
Für den CPU Teil bereinigt man im ZEN Design noch ein paar bei Ryzen festgestellte Engpässe/Bugs und stellt den Optimierungsschalter für den Compiler auf höheren Takt.

 

[Complicated]

Korrekt - ich schrieb Transistordichte, da ich denke dass hier noch mehr Takt raus zu holen ist und eben genug Platz auf dem Die frei wird verglichen mit dem 8-Core der auch für Server Funktionen bietet. Ein CCX-Cluster weniger ergibt ungefähr den Diespace den die GPU benötigt. Der Infinity Interconnect fällt weg und man bekommt die selbe Diegröße ungefähr wie beim 8-Core Ryzen. Ich denke der maximale Takt bei Ryzen ist AMD schon um einige Monate länger bekannt als uns und man hat auch ganz bewusst den Zeitpunkt des APU Release um einige Monate später gelegt um genug Zeit zu haben hier für höhere Takte zu optimieren als es durch die Salvage-Paarts der 8-Core Dies möglich ist, die sowieso hauptsächlich für den 6-Core verwendet werden würden. Vom Dieverbrauch kommts AMD gleich für den 4 Core, ob nun die iGPU abgeschaltet wird oder ein ganzer CCX beim 8 Core, es wird immer die Hälfte des Dies deaktiviert um den 4 Core zu ermöglichen. Nur hier ist die Gelegenheit günstig mehr Takt zu erzielen und Intel mit seinem 7700K zu überraschen.

 

[amdfanuwe]

Würde ich jetzt nicht darauf wetten.
Der 7700k hat schon einige Optimierungsrunden hinter sich.
Für dieses mal punktet noch Intel. Find ich als Aktionär auch gar nicht so schlecht. Da kann AMD erst mal was verdienen ohne dass ihnen Intel groß den Kampf ansagt.

 

[Stryki123]

Aber es kommt doch auch Zen+ dann nächstes Jahr da den CPU Anteil der APU nochmal als Zwischenschritt optimieren ist "mutig". Ich sehe da auch Wirtschaftlich keinen Sinn von den Zeiträumen her.
Nach dem Baukastenprinzip müsste die APU dann gleich Zen+ sein, aber dann kommt die APU erst 2018 raus.

 

[Complicated]

Was heisst mutig...da ist vielleicht auch schon Zen+ verbaut oder es ist der "Pipecleaner" um die Performance zu steigern für Zen+, das Testvehikel sozusagen. Und nur weil man einen IP-Baukasten hat, muss man nicht auf jegliche Optimierung im Fertigungsprozess verzichten der höhere Taktraten ermöglicht. Ich verstehe nicht warum ihr euch da so schwer tut die unterschiedlichen Komponenten (IP und Fertigung) als separate Stellschrauben für die Performance des Prozessors zu sehen. Hier gibt es Möglichkeiten beim Targeting, um den neu erlernten Fachbegriff zu nutzen.

Und warum darf der Zen+ Kern nicht zuerst in der APU Verwendung finden?

 

[Stryki123]

Doch das darf er gerne nur vermute ich das AMD mit Zen+ nicht so schnell ist. Soll ja auch ein Team an Version 3 arbeiten zumindest laut CT. Ich denke man wird mit der APU ja auch Dinge wie die Anbindung der GPU (auch für die Serverversion) testen müssen auch gestaltet sich das Taktverhalten da nicht immer so einfach (zumindest in der Vergangenheit).
Dazu kommen HDMI und HDCP in Richtung 4k und der Speichercontroller scheint eh eine Zicke zu sein was auch für die GPU zum Problem werden könnte.

Ich hab bedenken ob es sich wirtschaftlich lohnt als Zwischenschritt und auf Zen+ zu warten (2018) wird nicht sinnvoll sein.
Dann lieber APU Version 1 als Pipecleaner so zu sagen und immer abwechselnd optimieren zudem müsste AMD damit ja schon fertig sein damit H2 als Termin zu halten ist.

Ich halte es Anbetracht der knappen Ressourcen für unwahrscheinlich. Ich bin auch der Meinung wenn HDMI 2.0 und Verbrauch stimmen DDR4 noch ein nettes Leistungsplus der GPU beschert sollte das doch an sich schon ein gutes Produkt sein, warum da das Risiko auf einen Bug erhöhen für ein paar MHZ (oder andere Verbesserungen) die 2018 eh kommen werden.

 

[Complicated]

Ich verstehe nicht so ganz warum du denkst das wäre ein Zwischenschritt. Ein Zwischenschritt von wo nach wo? Die APU muss wie du eben selber beschrieben hast sowieso einen Haufen Optimierungen angehen und warum ist der Schritt mit der Taktoptimierung dir nicht klein genug? Genau das könnte ja mit Zen+ gemeint sein. Das Loadbalancing muss ja die CPU nicht machen. Bei der APU ist es ein zentraler Bestandteil aus dem Powerbudget sowohl bei hoher CPU Last als auch hoher GPU Last das maximale raus zu hohlen. Gerade wegen der knappen Ressourcen wäre das der beste Synergie Effekt. Und so wie ein Team an Version 3 schon arbeitet, ist das Team an Version 2 auch schon länger dran. Die Serverversion spielt hier überhaupt keine Rolle und spielt in einer ganz anderen Liga mit 16 Kernen und deutlich mehr PCIe Lanes und weniger Takt.

Sollte es überhaupt ein erhöhtes Risiko auf einen Bug haben, dann lohnt es sich weil die 4-Kerner ansonsten ihr Potential überhaupt nicht ausschöpfen, welches sie haben. AMD müsste sehr viele funktionierende 8-core Dies deaktivieren um die benötigte Menge an 4-Kerner herzustellen. Ich sehe das nicht unbedingt als wirtschaftlich sinnvoller an.

 

[sciing]

Also wenn du dann "andere Prozessparameter" sagst, anstatt "weniger dicht" wird alles plötzlich gut...Na danke für die fachliche Korrektur. Wem willst du denn ein X für ein U vor machen? Hast dich halt verrannt und mich missverstanden, das braucht kein seitenlanges rhetorisches Rückzugsgefecht werden. ^^
Ich lerne gerne die Fachbegriffe von jemandem der diese kennt, so wie du, doch das geht auch ohne

"Mit Hilfe der Fertigung kann man da etwas hier und her schieben z.B. durch global längerer oder kürzer Transistoren, ein nm macht da schon ganz schöne Unterschiede."
Andere Stellschrauben sind Implantdosen, RTA Peak Temperaturen, dickere Spacer, alles was die Einsatzspannung verschiebt.
Sorry, ich habe leider nicht die Zeit hier ganze Romane zu schreiben und wenn ich Fachsprech hier schreibe versteht es eh keiner.

 

[Complicated]

Schon klar, es ist egal wie viel man schreibt solange es konstruktiv ist. Daher muss man die knappe Zeit nicht für semantische Spielchen opfern.
Ein Fachbegriff der fällt ist leicht nachgeschlagen wenn man ihn mal gelesen hat.

 

[sciing]

Ich verstehe nicht warum ihr euch da so schwer tut die unterschiedlichen Komponenten (IP und Fertigung) als separate Stellschrauben für die Performance des Prozessors zu sehen. Hier gibt es Möglichkeiten beim Targeting, um den neu erlernten Fachbegriff zu nutzen.

Du hast was von dichter packen erzählt und dann später noch Trinity als Beispiel gebracht. Genau dieses "dichter Packen" (als der Wechsel des IP Unterbaus) wurde bezweifelt und ich habe im Gegenteil auf andere Möglichkeiten verwiesen als so ein radikaler Schritt. Egal ob Fertigungstricks oder Designoptimierungen am core (z.B. im kritischen Datenpfad mal die den Transistor von langsam auf schnell ändern), das ist alles Peanuts im Vergleich dazu die Packungsdichte der Transistoren zu ändern und wird sicherlich gemacht.

Mit Targeting wird übrigens nicht die Performance verbessert, man bewegt sich nur auf einer Linie und kauft mehr Geschwindigkeit durch mehr Verlustleistung.

--- Update ---

Schon klar, es ist egal wie viel man schreibt solange es konstruktiv ist. Daher muss man die knappe Zeit nicht für semantische Spielchen opfern.

Welche semantische Spielchen? Hier geht es doch nicht darum, ob Du die richtigen Fachbegriffe verwendest, sondern ob Deine Ideen Sinn machen. Ich habe versucht diese in die Realität zu übersetzen, damit wir nicht aneinander vorbeireden.
Noch was wenn ich manchmal etwas Vage schreibe, ist das nicht nur Faulheit, sondern auch die Gradwanderung was noch Allgemeinwissen ist und was Firmengeheimnis.

 

[Complicated]

Bitte erkläre mir warum die Packungsdichte bei der APU (4-Cores+iGPU), die von Grundauf ein eigenständiges Design ist, zwingend identisch sein muss zu den 8-Core Ryzen Dies.
Das ist mir nach wie vor schleierhaft warum du darauf bestehst, dass hier keine unterschiedlichen Packdichten herrschen können, auch wenn Zen Cores genutzt werden. Diese Entscheidung kann problemlos beim Design beider Prozessoren unterschiedlich ausgefallen sein wegen der unterschiedlichen Designziele.

Wir diskutieren jetzt über mehrere Beiträge ohne dass ich hier nachvollziehen kann wie du auf die Argumentation kommst, dass die Packdichte beider Prozessoren, die unabhängig designt werden und eigene Masken nutzen, zwangsläufig identisch sein soll, nur weil sie den selben IP-Block für die Zen-Kerne (was noch nicht einmal gesichert ist) nutzen.

Edit:
Kein Problem wenn du nicht alles ausplaudern darfst. Es muss nur hier im Kontext noch einen Sinn ergeben.

 

[sciing]

Bitte erkläre mir warum die Packungsdichte bei der APU (4-Cores+iGPU), die von Grundauf ein eigenständiges Design ist, zwingend identisch sein muss zu den 8-Core Ryzen Dies.

Das reden wir wirklich aneinander vorbei, ich dachte wir reden nur vom Zen core. Weil ein IO hat natürlich ganz andere Transistoren und IP als ein CPU core und die GPU sieht auch komplett anders aus.

Core-IP wird eben völlig unverändert auf die APU übertragen kannst du das ja gerne meinen.

Core-IP habe ich als Zen-4-Kern-Block verstanden

 

[Meckel]

Das ist mir nach wie vor schleierhaft warum du darauf bestehst, dass hier keine unterschiedlichen Packdichten herrschen können, auch wenn Zen Cores genutzt werden. Diese Entscheidung kann problemlos beim Design beider Prozessoren unterschiedlich ausgefallen sein wegen der unterschiedlichen Designziele.

"Problemlos" ist das bestimmt nicht. Und wieviel Gewinn pro Quartal bringen ein paar MHz mehr?

 

[Complicated]

Das reden wir wirklich aneinander vorbei, ich dachte wir reden nur vom Zen core.

Ok dann ist das ja erfolgreich geklärt
Einigen wir uns auf den Begriff CCX für den 4-Kern Block den AMD auch benutzt.

@Meckel
Bitte überprüfe nochmal worauf sich mein problemlos bezieht.

 

[BoMbY]

IBM Research Alliance Builds New Transistor for 5nm Technology

The silicon nanosheet transistor demonstration, as detailed in the Research Alliance paper Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, and published by VLSI, proves that 5nm chips are possible, more powerful, and not too far off in the future.

Compared to the leading edge 10nm technology available in the market, a nanosheet-based 5nm technology can deliver 40 percent performance enhancement at fixed power, or 75 percent power savings at matched performance. This improvement enables a significant boost to meeting the future demands of artificial intelligence (AI) systems, virtual reality and mobile devices.

"This announcement is the latest example of the world-class research that continues to emerge from our groundbreaking public-private partnership in New York,” said Gary Patton, CTO and Head of Worldwide R&D at GLOBALFOUNDRIES. “As we make progress toward commercializing 7nm in 2018 at our Fab 8 manufacturing facility, we are actively pursuing next-generation technologies at 5nm and beyond to maintain technology leadership and enable our customers to produce a smaller, faster, and more cost efficient generation of semiconductors.”

IBM Research scientist Nicolas Loubet holds a wafer of chips with 5nm silicon nanosheet transistors manufactured using an industry-first process that can deliver 40 percent performance enhancement at fixed power, or 75 percent power savings at matched performance

Das Paper dazu soll am 8. Juni vorgestellt werden:

T17-5 - 17:40 (Late News)

Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, [...] , *IBM, **Samsung Electronics Co., Ltd., ***GLOBALFOUNDRIES, USA

In this paper, for the first time we demonstrate that horizontally stacked gate-all-around (GAA) Nanosheet structure is a good candidate for the replacement of FinFET at the 5nm technology node and beyond. It offers increased Weff per active footprint and better performance compared to FinFET, and with a less complex patterning strategy, leveraging EUV lithography. Good electrostatics are reported at Lg=12nm and aggressive 44/48nm CPP (Contacted Poly Pitch) ground rules. We demonstrate work function metal (WFM) replacement and multiple threshold voltages, compatible with aggressive sheet to sheet spacing for wide stacked sheets. Stiction of sheets in long-channel devices is eliminated. Dielectric isolation is shown on standard bulk substrate for sub-sheet leakage control. Wrap-around contact (WAC) is evaluated for extrinsic resistance reduction.

Pictured: a scan of IBM Research Alliance’s 5nm transistor, built using an industry-first process to stack silicon nanosheets as the device structure – achieving a scale of 30 billion switches on a fingernail-sized chip that will deliver significant power and performance enhancements over today’s state-of-the-art 10nm chips.

(Fotos von IBM's Flickr.)