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  1. Beitrag #426
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    @Bomby und anderen: Bleibt mal bei Deutsch zur Unterhaltung, sonst verzetteln wir uns. Wenn er das ausgerechnet hier gepostet hat, wird er wohl zumindest Deutsch verstehen.

  2. Beitrag #427
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Makes sense, if you want to put a lot of them on a die. One interesting question is, how many will be on one die, and how modular is the system going to be? Will it be 8 on one module/die, with two memory channels each, and then put together as 1 to 4 modules, with or without an Greenland GPU manufactured as separate die, all baked onto an interposer?
    Auf einem Die werden sicherlich höhere Bandbreiten möglich sein als auf einem Interposer.

  3. Beitrag #428
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    Spätestens Seattle hat bewiesen, daß AMD durchaus komplett reinrassige Serverchips nur für Server baut, die in jeder anderen Anwendung völlig aufgeschmissen wären. Deswegen denke ich nicht, daß dieser ominöse 16-Kerner einfach aus zwei oder vier APUs des Consumer-Bereichs zusammengeklebt wird.

    Das ginge wohl auch gar nicht, denn die kleineren Standard-APUs werden sicherlich monotlithische Dies sein, ohne Interposer und ohne HBM, und sowas kann man sicherlich nicht statt in einen FCPGA einfach so auch auf einen Interposer bauen.

    Für dieses Monsterprojekt würde ich zwei Logik-Dies bauen, einen mit vielen CPU-Kernen und einen mit einer größeren GPU. Beide mit zwar stattlicher, aber (bzgl. Ausbeute) noch händelbarer Diefläche. Als GPU könnte man direkt das Fiji-Die verwenden, ohne weiteren Umbau, und den CPU-Block legt man dann voll auf Server-Bedürfnisse aus, mit viel Cache, ballert massiv I/O rein, einen kleinen ARM als Management-CPU usw., garniert das Ganze mit 2 oder 4 HBM-Stacks und fertig. Man hat dann eigentlich wenig Arbeit, denn den serverspezifischen Teil hat man bei Seattle schon geübt, die CPU-Blöcke muß man nur paarmal copy&paste, und der Interposer an sich ist ja einfach. Und man kann das skalieren, je nachdem, was die Kunden sich wünschen: entweder Zen oder K12 verbauen, GPU weglassen, mehr oder weniger HBM-Stacks verbauen. Man könnte nur durch Änderung des Interposer-Layouts auch z.B. zweimal den CPU-Teil verbauen statt der GPU, oder man verbaut Drittanbieter-IP. Außerdem kann man so längerfristig gesehen viel einfacher updaten, wenn die neue CPU- oder GPU-Generation fertig ist.

    Der Consumerbereich dagegen wird mit viel einfacheren Chips abgedeckt, die so aufgebaut sind wie Kabini oder Carizzo: Ein Die als SoC, wo alles drin ist, und zwar nichts im Übermaß. z.B. könnte Kabini/Beema durch 2 Zen-Kerne mit SMT abgelöst werden, Kaveri/Carizzo dann mit 4 SMT-fähigen Kernen und ggf. gibt es auch noch einen SoC mit 6 oder 8 Kernen, mit dem dann der High-End bestritten werden kann. Natürlich haben die dann weniger Cache als die CPUs des Monster-Serverchips, keinen HBM, sondern nur DDR4, eine kleinere GPU (z.B. 1024 Shader statt 4096 wie Fiji) und andere I/O-Ausstattung.

  4. Beitrag #429
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    Zitat Zitat von Novacius Beitrag anzeigen
    ... Bedürfnisse des "normalen" Nutzers bezogen. Und für die ECC ist normalerweise komplett unwichtig, der Stromverbrauch aber nicht. ...
    Dem "normalen" Nutzer ist der Stromverbrauch genauso "normalerweise komplett unwichtig".

    --- Update ---

    Zitat Zitat von insider2015 Beitrag anzeigen
    Kein L3 Cache?

  5. Beitrag #430
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    Da gehte s doch nur um den Kern an sich und nicht um das fertige Produkt.
    Das Bulli Design gibt es ja auch mit und ohne L3.

  6. Beitrag #431
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    Zitat Zitat von sompe Beitrag anzeigen
    Da geht es doch nur um den Kern an sich und nicht um das fertige Produkt. ...
    Seit wann gehört der L2 Cache zum "Kern an sich"?

  7. Beitrag #432
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    Wann hast du das letzte mal erlebt das es welche ohne L2 gibt?

  8. Beitrag #433
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    Zitat Zitat von sompe Beitrag anzeigen
    Wann hast du das letzte mal erlebt das es welche ohne L2 gibt?
    Wenn das das Kriterium für die Zugehörigkeit zum Kern ist, dann gehört der Memory Controller auch zum "Kern an sich". Oder wann hast du das letzte Mal erlebt, dass es welche ohne integrierten Memory Controller gab?

  9. Beitrag #434
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    Nö der Speichercontroller, sowie der L3 galten bisher für alle Kerne des Prozessors, der L2 war hingegen idR. Teil des Kerns/Moduls.

  10. Beitrag #435
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    Zitat Zitat von OBrian Beitrag anzeigen
    Der Consumerbereich dagegen wird mit viel einfacheren Chips abgedeckt, die so aufgebaut sind wie Kabini oder Carizzo: Ein Die als SoC, wo alles drin ist, und zwar nichts im Übermaß. z.B. könnte Kabini/Beema durch 2 Zen-Kerne mit SMT abgelöst werden, Kaveri/Carizzo dann mit 4 SMT-fähigen Kernen und ggf. gibt es auch noch einen SoC mit 6 oder 8 Kernen, mit dem dann der High-End bestritten werden kann. Natürlich haben die dann weniger Cache als die CPUs des Monster-Serverchips, keinen HBM, sondern nur DDR4, eine kleinere GPU (z.B. 1024 Shader statt 4096 wie Fiji) und andere I/O-Ausstattung.
    Bitte las dass so nicht kommen. Einen HBM Stack für die GPU wenigstens.
    Dann wäre nämlich die APU endlich ein sehr rundes Produkt. Dann kann man wirklich auf die dezidierte Grafikkarte verzichten - auch bei etwas Spelen...

  11. Beitrag #436
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    Zitat Zitat von sompe Beitrag anzeigen
    Nö der Speichercontroller, sowie der L3 galten bisher für alle Kerne des Prozessors, der L2 war hingegen idR. Teil des Kerns/Moduls.
    Es gab allerdings Gerüchte, dass Zen sozusagen in Clustern von 4 Kernen einen L3 Cache hätte. Sozusagen ein 4-Kern Modul ähnlich dem PS4 SoC mit 2x 4-Kern Jaguar Modulen.
    Manchmal ist man der Baum und manchmal ist man der Hund. ~Mario Götze

  12. Beitrag #437
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    Wie Josh Walrath auf PcPer mutmaßt, könnte es sich um einen mächtig aufgebohrten Jaguar (bzw. Puma mittlerweile) handeln, vom Design her.

    Man kann auf jeden Fall da auch Ähnlichkeiten erkennen:

    Geändert von BoMbY (28.04.2015 um 09:23 Uhr)
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  13. Beitrag #438
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    Also ich muss schon sagen, dass mich die PCper Artikel manchmal freuen, da sie sich Dinge anschauen die andere nicht beachten. Doch die Fehler, welche dann in Artikeln auftauchen machen es schwer sie als Referenz zu verlinken. Z.B die Aussage:
    Zen gives up CMT for SMT support for handling more threads.
    CMT wir aufgegeben zu Gunsten von SMT um mehr Threads verwalten zu können? Haben die mal die Threads eines CMT Designs gezählt. Jetzt sind es nicht nur keine echten Kerne mehr, jetzt fehlen auch schon Threads.
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  14. Beitrag #439
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    Naja, ich denke der Punkt ist nur missverständlich ausgedrückt. Was er vermutlich sagen wollte ist: Für das Multithreading wird bei Zen auf SMT statt CMT gesetzt.
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  15. Beitrag #440
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    Ich denke auch, du hast da was falsch verstanden. Hier geht es um das generelle "können".
    Zen setzt nicht mehr auf CMT (als Technik) sondern auf SMT um generell mehrere Threads/pro Kern bereitzustellen/unterstützen zu können.

    Der Satz soll also nicht Aussagen das mehr Threads dadurch möglich werden..,

  16. Beitrag #441
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    Zitat Zitat von sompe Beitrag anzeigen
    Nö der Speichercontroller, sowie der L3 galten bisher für alle Kerne des Prozessors, der L2 war hingegen idR. Teil des Kerns/Moduls.
    Ach, "idR.". Dass soll wohl i. d. R. = "in der Regel" heißen. Gibt es auch Ausnahmen von der Regel?
    Wenn ja, dann taugt es nicht als Kriterium für die Zugehörigkeit zum Kern.

    Wie sieht es denn bei den Katzen aus?
    Gilt da der L2 Cache nicht für alle Kerne des Prozessors?

    Und wo kommt denn da auf einmal der Begriff "Modul" her, wo es doch um den "Kern an sich" geht?

    --- Update ---

    Zitat Zitat von BoMbY Beitrag anzeigen
    ...
    Auauau, ein Kern ohne L2 Cache. Das geht aber nach "sompe" gar nicht. Denn der L2 Cache ist, im Gegensatz zum L3 Cache, schließlich Teil des Kerns/Moduls!
    Geändert von drSeehas (28.04.2015 um 11:07 Uhr)

  17. Beitrag #442
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    Avatar von gruffi
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Wie Josh Walrath auf PcPer mutmaßt, könnte es sich um einen mächtig aufgebohrten Jaguar (bzw. Puma mittlerweile) handeln, vom Design her.
    Wenn man so argumentiert, dann könnte man genauso sagen, dass Haswell lediglich ein aufgebohrter Silvermont ist. Was er natürlich nicht ist. Zen hat mit Jaguar/Puma nix zu tun. Auch wenn einiges an Jaguar/Puma IP vielleicht auch bei Zen wiederverwendet wird. Was nicht ungewöhnlich ist. Man muss das Rad ja nicht ständig neu erfinden. Zen ist trotzdem ein ganz anderes Design mit anderer Zielsetzung. Daher sollte man sich solche Vermutungen sparen. Wie ich weiter vorne schon schrieb, Zen schaut Cyclone am ähnlichsten. Nicht ganz verwunderlich wenn man bedenkt, dass Keller vor seiner Rückkehr zu AMD an den Apple Kernen gearbeitet hat.


    Zitat Zitat von drSeehas Beitrag anzeigen
    Auauau, ein Kern ohne L2 Cache. Das geht aber nach "sompe" gar nicht. Denn der L2 Cache ist, im Gegensatz zum L3 Cache, schließlich Teil des Kerns/Moduls!
    Da solltest du nochmal genau lesen, was sompe schrieb. Denn was er schrieb, ist völlig korrekt. Ein Blockdiagramm zum Jaguar Kern kann deshalb keinen L2 Cache zeigen, weil es hier nun mal keinen L2 Cache pro Kern gibt. Das sah bei Bobcat noch anders aus.

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  18. Beitrag #443
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    Zitat Zitat von drSeehas Beitrag anzeigen
    Und wo kommt denn da auf einmal der Begriff "Modul" her, wo es doch um den "Kern an sich" geht?
    Modul oder Compute Unit hatte AMD u.a. für Bulldozer und Jaguar genutzt.

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    Zitat Zitat von gruffi Beitrag anzeigen
    Ein Blockdiagramm zum Jaguar Kern kann deshalb keinen L2 Cache zeigen, weil es hier nun mal keinen L2 Cache pro Kern gibt. Das sah bei Bobcat noch anders aus.
    Ah ja? Bei der Ankündigung von Bobcat zeigte ihn AMD mit L2 und sprach von "Core Overview":

    Klicke auf die Grafik für eine größere Ansicht 

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    Geändert von y33H@ (28.04.2015 um 12:12 Uhr)

  19. Beitrag #444
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    Zitat Zitat von y33H@ Beitrag anzeigen

    Ah ja? Bei der Ankündigung von Bobcat zeigte ihn AMD mit L2 und sprach von "Core Overview":

    Klicke auf die Grafik für eine größere Ansicht 

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    Darauf will er doch hinaus...

  20. Beitrag #445
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    Cache konnte man zu 286er Zeiten noch auf dem Mainboard nachrüsten. Da hatte kein einziger x86 Kern einen Cache. Zumindest keinen L2 und L3. Ob es nun schon eine Form L1 Cache gab habe ich jetzt nicht recherchiert
    Manchmal ist man der Baum und manchmal ist man der Hund. ~Mario Götze

  21. Beitrag #446
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    Die ersten Chips von Intel mit On-Chip-Cache waren wohl die 486er.
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  22. Beitrag #447
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    @drSeehas
    Schön das du mich bestätigst aber das wäre doch auch kürzer gegangen.

    Zitat Zitat von Complicated Beitrag anzeigen
    Es gab allerdings Gerüchte, dass Zen sozusagen in Clustern von 4 Kernen einen L3 Cache hätte. Sozusagen ein 4-Kern Modul ähnlich dem PS4 SoC mit 2x 4-Kern Jaguar Modulen.
    Ja mal schauen was da letztendlich als fertiges Produkt raus kommt, wobei die Konsolenchips "nur" den geteilten L2 besitzen.

    Zitat Zitat von Complicated Beitrag anzeigen
    Cache konnte man zu 286er Zeiten noch auf dem Mainboard nachrüsten. Da hatte kein einziger x86 Kern einen Cache. Zumindest keinen L2 und L3. Ob es nun schon eine Form L1 Cache gab habe ich jetzt nicht recherchiert
    Ja die ersten x86er CPUs mit integrierten L2 waren wohl der K6-III und der Celeron A(der L2 vom Pentium Pro war ein extra Chip), wobei der auf dem Mainboard sitzende L2 beim K6-III zum L3 mutierte.

  23. Beitrag #448
    Cadet

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  24. Beitrag #449
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    Und schwups...hier eine Folie
    Scheint wirklich PS4-like zu sein mit den 4-Core Clustern
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  25. Beitrag #450
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    Also vom Cache her sähe es auf jeden Fall gut aus, und ja sieht für mich auch immer mehr nach einem Kätzchen aus. Vielleicht wäre "Tiger" eine bessere Bezeichnung?

    Auch im Sinne von Zen: „Ich würde gerne irgend etwas anbieten, um Dir zu helfen, aber im Zen haben wir überhaupt nichts.“

    Edit: Wobei beim Jaguar sich die vier Kerne den L2 Cache teilen, und nicht einen L3 Cache.
    Geändert von BoMbY (28.04.2015 um 16:24 Uhr)
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