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  1. Beitrag #501
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  2. Beitrag #502
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    Zitat Zitat von gruffi Beitrag anzeigen
    Ich denke nicht, dass jeder Zen Chip aus lediglich 4 Kernen besteht. 4 Zen Kerne inklusive L3 dürften vermutlich nicht mal 50 mm² brauchen. Auf einem Performance oder gar High-End Chip von >300 mm² passen wesentlich mehr Kerne.
    Darum geht es ja gerade: Meiner Meinung nach wird es keine großen ZEN Dies geben, schon gar nicht mit IGPU.
    Der Ausbeute wegen. Dann eher mehrere ZEN Dies auf einem Interposer. Eventuell werden ja auch 8 Kerne auf einem Die sein und AMD verkauft dann teildefekte als 4 Kerner. Aber mehrere Masken für verschiedene Ausführungen, 4 / 8 / 16 Kerne + oder ohne iGPU halte ich nicht für wahrscheinlich. Meiner Meinung nach eben nur ein Maskensatz für ZEN, ein Maskensatz für K12, ein Maskensatz für GPU und verschiedene günstige Maskensätze für den Interposer, je nach Kostenpunkt auch nur ein Interposer, der dann für die kleineren xPUs nur zum Teil bestückt wird. Dadurch hätten alle Chips das gleiche Pin Layout.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

  3. Beitrag #503
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    Sollte das klappen, wäre AMD schlagartig in einer ziemlich guten Position, weil man dann Semi-Custom im Prinzip für jeden OEM basteln könnte ohne dafür separate Masken zu benötigen. Zusammen mit HSA wäre so ein Interposer-Design echt ein Kracher. Allerdings wäre ich noch gespannt, wie effizient das mit dem Interconnect hinhaut. Aber da Jim Keller in diesem Bereich auch einige Erfahrungen hat, dürfte das auch zu bewältigen sein.
    Vielleicht ist er gerade deshalb zu AMD, nicht weil Apple kein interessanter Arbeitgeber für CPU-Design wäre, sondern weil er die Möglichkeiten einer Vernetzung von CPU und GPU auf einem Interposer gesehen hat. Und da kam im Prinzip dann nur AMD in Frage.

    Wenn man einen 4-Kern-Basis-Chip baut und die Erfahrungen der Kätzchen mit einfließen lässt, dann ließe sich dieser wohl auch recht einfach für unterschiedliche Prozesse portieren. Auch das ist ein Vorteil, dass man die Multisource-Strategie besser ausfahren kann.

    Aber alles in allem klingt das mal wieder zu gut um wahr zu sein.

  4. Beitrag #504
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    Zitat Zitat von Crashtest Beitrag anzeigen
    wenn ich etwas mehr Zeit hab such ich die passenden Links raus wo's sehen kannst - Intel Kisten haben mehr Pagefaults (Seitenfehler) als AMD Kisten - kannste auch selbst testen: gugg mal im Taskermanager von Windows wie viele Seitenfehler du bei nem Intel-DDR3-System findest und wie viele bei AMD!
    Die Seitenfehler im Taskmanager haben aber doch nichts mit Fehlern bei der Speicherverwaltung zu tun, sondern lediglich damit, dass die CPU die angeforderte Speicherseite nicht im RAM finden konnte, sondern die Auslagerungsdatei bemühen musste!
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  5. Beitrag #505
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    Es geht hier um die Bitflips auf benachbarten RAM-Bänken, die ja auch als Sicherheitsrisiko identifiziert wurden. Hier gibt es eine ausführliche Studie mit Messungen zu Piledriver, Sandy Bridge, Ivy Bridge und Haswell:
    http://users.ece.cmu.edu/~yoonguk/papers/kim-isca14.pdf



    Hier ist ein Unterschied um dem Faktor 1000 zwischen den Intel Controllern und AMDs Implementierung.
    Miniaturansichten angehängter Grafiken Miniaturansichten angehängter Grafiken Klicke auf die Grafik für eine größere Ansicht 

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    Manchmal ist man der Baum und manchmal ist man der Hund. ~Mario Götze

  6. Beitrag #506
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    Ja, das sind so Sachen wie Rowhammer - dagegen kann man sicher einiges machen. Aber die Beste Lösung wäre erstmal ECC-RAM flächendeckend einzusetzten. Ich hoffe Zen bringt auch ECC für Desktops mit.

    Edit: Und ich stimme zu, mit Page Faults hat das eigentlich nichts zu tun.
    [Neue Signatur bitte hier einfügen]

  7. Beitrag #507
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    Zitat Zitat von amdfanuwe Beitrag anzeigen
    Es geht immer nur ums Kosten sparen.
    Ein Interposer bietet den Vorteil, dass die Chips wesentlich mehr Kontakte nach außen bringen können und die Kontaktflächen auf dem Chip kleiner ausfallen können. Zudem sind nicht so starke Leitungstreiber bei den Kontakten, die über den Interposer zu anderen Chips geleitet werden, nötig. Dadurch spart man Fläche beim Chip. Es können durch den Interposer auch schnellere Verbindungen zwischen den Chips realisiert werden als über eine normale Leiterplatte. Das ermöglicht anstatt eines großen Chips mehrere kleine zu verwenden, die mit besserer Produktionsausbeute und somit günstiger hergestellt werden können. Beim testen ergeben sich auch noch Vorteile.
    Die entsprechenden Chips auf einem Interposer veringern auch den Aufwand beim eigentlichem Mainboard, dass dadurch kleiner, mit weniger Lagen und somit günstiger hergestellt werden kann.
    Wir sind wohl an den Punkt angelangt, dass es günstiger ist einen Interposer zu verwenden statt immer größere Chips mit schlechtem Yield zu produzieren. Zudem können die Chips auf dem Inteposer in den für diese optimalem Fertigungsprozeß hergestellt werden. Kein Kompromiss mehr zwischen schneller CPU und massiv paralleler GPU in der Fertigung.
    "Es geht immer nur ums Kosten sparen"...
    Das würde ich erst mal so verneinen. Im Kern später sicherlich, so funktioniert unser Wirtschaftssystem.
    Hier aber scheint lange Zeit etwas anderes noch dagegen gesprochen zu haben. Denn Ihr vergesst. Die Technik des Interposer ist ja nicht neu. Laut Wiki gab es das schon im BGA Package des Pentium 2! http://en.wikipedia.org/wiki/Interposer

    Ich glaube das früher ein solcher Interposer AMD nicht gereicht hätte. Ich kenne mich nicht in der Entwicklung dort aus..
    Aber wenn ich mir das anschaue http://wiki.fed.de/index.php/Interposer
    gibt es ja verschiedene Arten diese Verbindungen umzusetzen. Ich gehe davon aus, das AMD das "Stacked Designs" benötigt (wobei das ein Gefühl von mir ist - also reine Spekulation).

    Um die Flexibilität zu erreichen die Sie benötigen. Denn bisher wurde ja schon spekuliert muss der Interposer mal CPU-Kerne/Units miteinander verbinden - mal mit nem GPU - Kern und evt. mal mit nem HBM Stack...

    Ich denke hier war das früher technisch nicht so möglich...
    Und dann kommen natürlich auch noch deine Vorteile dazu... Ich kann spezifische Masken für die Einzelteile nutzen und dort den dafür "besten" Fertigungsprozess nutzen etc... was in niedrigeren Kosten münden kann.
    Aber es ist ja schon an sich von Vorteil, wenn ich den CPU Teil entsprechend optimiert produzieren kann und den GPU teil separat optimiert... [Also die Möglichkeit an sich ist ja schon ein schlagendes Argument]

  8. Beitrag #508
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    Zitat Zitat von gruffi Beitrag anzeigen
    Ich denke nicht, dass jeder Zen Chip aus lediglich 4 Kernen besteht. 4 Zen Kerne inklusive L3 dürften vermutlich nicht mal 50 mm² brauchen. Auf einem Performance oder gar High-End Chip von >300 mm² passen wesentlich mehr Kerne. Dieser 4-Kern Zen Cluster ist im Grunde der Nachfolger des Bulldozer Moduls. Nur weniger komplex auf Kernebene und mit mehr Bums. Ähnliches hatte man ja schon mit der Jaguar CU gemacht. Dort konnte man dann auch relativ einfach zwei dieser CUs auf einem Chip unterbringen für die Konsolenprozessoren. Halt Baukastenprinzip, ein Zen Cluster für mobile Ableger, 2 Cluster für Desktop Ableger, 4 Cluster für Server Ableger. So oder so ähnlich könnte das dann ausschauen. Daher wird es auch keinen Zen Chip mit weniger als 4 Kernen geben. Maximal teildeaktivierte Zen Chips könnten weniger Kerne aktiviert haben.
    Einen 4 Kern Cluster halte ich sogar für ideal, vor allem wenn DDR4 Speicher im Spiel ist.
    So kann man zum mit Teildeaktivierungen die klassische 2-4-6-8 Kerne Strategie im Desktop Markt umsetzen und könnte mit einem Chip viele Leistungsklassen auf einmal abdecken und kann mit 4 Chips auch nen 16 Kerner mit 4 Speicherkanälen für den Server Markt basteln.

  9. Beitrag #509
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Ja, das sind so Sachen wie Rowhammer - dagegen kann man sicher einiges machen. Aber die Beste Lösung wäre erstmal ECC-RAM flächendeckend einzusetzten. Ich hoffe Zen bringt auch ECC für Desktops mit.
    Mit HBM und DDR4 ist dieses Phänomen aber auch Geschichte.

    Zudem hat HBM immer ECC mit dabei und es kann sogar nur für einen Speicherteil aktiviert werden. Also man kann sich 1 GB als ECC konfigurieren und den Rest normal. Die Granularität ist die Größe des DRAM-Slices. Also derzeit 256 MB.

    Edit:
    Mit immer meine ich optional aktivierbar - wer es nicht aktiviert hat natürlich die 12,5 % mehr Speicherplatz, die ansonsten ECC belegen würde.
    Geändert von Complicated (29.04.2015 um 10:20 Uhr)
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  10. Beitrag #510
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    Zitat Zitat von amdfanuwe Beitrag anzeigen
    Darum geht es ja gerade: Meiner Meinung nach wird es keine großen ZEN Dies geben, schon gar nicht mit IGPU.
    Der Ausbeute wegen. Dann eher mehrere ZEN Dies auf einem Interposer.
    Halte ich nicht unbedingt für wahrscheinlich. Einfach zu aufwändig und nicht gut für zB Latenzen. Man hat lange gebraucht, um zB den Speichercontroller zu integrieren. Warum soll der ausgelagert werden auf ein separates Die? Oder soll jeder Zen Cluster seinen eigenen Speichercontroller mitbringen? Wie sollen die dann alle miteinander kommunizieren? Und hängt dann die Speicherbestückung von der Anzahl der Zen Cluster ab, zB Dual-Channel bei einem Zen Cluster, Quad-Channel bei zwei Zen Clustern und Octo-Channel bei 4 Zen Clustern? Nee, da ist mir irgendwie zu viel Phantasie dabei. Die Zen Cluster sind praktisch, weil man recht schnell für den jeweiligen Markt Designs wie mit dem Baukasten zusammenbasteln kann, ohne jeden Kern wieder einzeln anfassen zu müssen. Das Drumherum muss aber schon noch von Design zu Design angepasst werden. MMn wird es zu Beginn Dies mit bis zu 16 Zen Kernen bzw bis zu 4 Zen Clustern geben. Das dürfte mit ~300 mm² machbar sein und bezüglich Yields noch im Rahmen bleiben. Defekte Dies kann man notfalls auch teildeaktivieren. Davon macht Intel zB beim 18-Kern Haswell auch massiv Gebrauch. Und der ist wesentlich grösser. Zen Client Designs gibt's eh mit weniger Kernen, vermutlich maximal 8, APUs wohl sogar nur mit 4. Wir werden eventuell nur nicht alles schon 2016 sehen.

    Zitat Zitat von amdfanuwe Beitrag anzeigen
    Aber mehrere Masken für verschiedene Ausführungen, 4 / 8 / 16 Kerne + oder ohne iGPU halte ich nicht für wahrscheinlich.
    2 Masken sind aber schon realistisch. ZB 8-16 Kern CPU für Server und Desktop Enthusiasten und 4-Kern APU für Notebooks und Mainstream Desktop. War ja bisher auch nicht anders. Einen fetten Serverprozessor könnte man dann durchaus mittels MCM machen.
    Geändert von gruffi (29.04.2015 um 10:17 Uhr)
    Don't reinvent the wheel ... unless you plan on learning more about wheels.

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  11. Beitrag #511
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    Just one thing: Units with less than four cores are also possible. Four per unit are the limit, but that doesn't mean there have to be four.

    And a question: what do you need when you're lost?

  12. Beitrag #512
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    Das sind doch die http://de.wikipedia.org/wiki/Seitenfehler die haben nichts mit Fehler oder kippende Bit´s zu tun.
    Ein Seitenfehler (engl. page fault) tritt bei Betriebssystemen mit Virtueller Speicherverwaltung und Paging auf, wenn ein Programm auf einen Speicherbereich zugreift, der sich gerade nicht im Hauptspeicher befindet, sondern beispielsweise auf die Festplatte ausgelagert wurde oder wenn zu der betreffenden Adresse gerade kein Beschreibungseintrag in der MMU verfügbar ist. Als unmittelbare Folge des Seitenfehlers kommt es zu einer synchronen Programmunterbrechung (engl.: trap). Das Betriebssystem sorgt nun dafür, dass der angeforderte Speicherbereich wieder in den Hauptspeicher geladen wird oder der fehlende MMU-Eintrag nachgeladen wird, damit das Programm darauf zugreifen kann.
    ECC Flächendekend halte ich auch für eine gute Idee, ist die Frage ob die Kunden das auch Zahlen würden. (Ich habs getan)

  13. Beitrag #513
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    Zitat Zitat von insider2015 Beitrag anzeigen
    And a question: what do you need when you're lost?
    Maybe a roadmap?
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  14. Beitrag #514
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    So maybe we get a snaek preview on an updated roadmap? This would be appriciated a lot
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  15. Beitrag #515
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    Aha eine roadmap bringt nichts wenn man verirrit ist, denn dann weiss man nicht wo man ist...

  16. Beitrag #516
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    Naja, ein GPS-Empfänger könnte sicher auch nicht schaden ...
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  17. Beitrag #517
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  18. Beitrag #518
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    Allerdings ist eine Roadmap beim Invetorsday Pflicht. Vor allem eine aktuelle.
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  19. Beitrag #519
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    Klar, sie ist jedoch nur die halbe Miete. Die anndere Hälfte kommt sicher auch.

  20. Beitrag #520
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    Schon lustig, wie allein aufgrund der zwei Folien die Vorfreude auf den Investors-Day steigt und alle nach einiger Durststrecke wieder eifrig spekulieren.

  21. Beitrag #521
    Cadet

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    Did I hear roadmap?

    Klicke auf die Grafik für eine größere Ansicht 

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  22. Beitrag #522
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    I hope they never caught you.

    If the information are true, AMD seems to establish an infrastructure enabling it's OEM costumers to serve a good part of the market with just one platform for almost two years.

  23. Beitrag #523
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    wenn die roadmap stimmt, sieht das nach nach sehr schlüssigen produktstrategie bei maximaler konsolidierung der entwicklungsprojekte bei gleichzeitiger maximierung der nutzung und produktvielfalt der daraus möglichen nutzung aus. sehr gut!!!

  24. Beitrag #524
    Cadet

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    Wurde das SMT schon offiziell bestätigt ?
    Has the SMT in Zen officially revealed ?
    Will the Bristol Ridge have APUs with SMT enabled ?

  25. Beitrag #525
    Grand Admiral
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    Interessant?

    Max. 8 Cores für Desktop, ohne APU? Max. 4 Core mit APU? FM3 mal SoC, mal nicht SoC? Wie soll das denn ordentlich gehen? Ein wenig enttäuschend auf jeden Fall.

    Edit: And my thanks again!
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