AMD Zen - 14nm, 8 Kerne, 95W TDP & DDR4?

[Complicated]

Mir war nicht bewusst, dass das Flip-Chip Verfahren schon länger standardmäßig angewendet wird. Bisher ging ich davon aus, es kam mit HBM und Interposer wieder in Mode weil es zu teuer für Standardchips ist. Soweit dachte ich Intel nutzt durchgehend Wirebonding? eine kurze Google suche hat mich eines besseren belehrt. Danke für die Info, das ändert etwas meine Sichtweise

 

[Opteron]

ist der nicht für das SMT nötig oder besser gesagt sinnvoll? glaube da was gelesen zu haben, aber vielleicht vertu ich mich.

Kommt drauf an, ein L0-Cache ist immer gut, nicht nur für SMT. Bei Intel steigert sich bei Hits im L0 halt plötzlich der Front-End Durchsatz, da der Cache die bereits dekodierten Instruktionen schneller liefert, als die Decoder, die gleichzeitig zum Stromsparen abgeschalten werden können. Davon profitieren dann natürlich v.a. SMT-Threads, die Front-End limitiert waren. Wieviele das sind .. keine Ahnung.

Wenn Dich das Thema interessiert, dann such mal hier im Forum nach "Flywheel", das war die theoretische Beschreibung in nem Patent, das Dresdenboy damals vor dem Bulldozerstart ausgegraben hatte und wir hier auch diskutierten ... am Ende kams dann aber bei der Konkurrenz ...

Evtl. wird der L3 abgeschaltet, weil man dafür 8 GB HBM2 hat...

Naja, wenn dann vielleicht Segmentweise, also statt 8 MB L3 nur 6 MB L3, so wie bei den Intels bis Haswell.

6way meint vielleicht 4 (Int) + 2 (FP, jeweils in Summe 256 Bit).

Ne machte auch keinen Sinn, da es laut den Compilerinfos 4 128bit Pipes geben wird und zumindest die Architekturbeschreibung sollte stimmen.

ja, dann wäre er wohl überflüssig. ABER wenn man ein 16-Kern-Die mit 32 MB L3 darauf schon gebaut hätte (und dafür viel Platz verbraucht), würde man ihn doch nicht ohne Not abschalten. Immerhin gehen diese Prozessoren in Superrechner, wo der Preis eine untergeordnete Rolle spielt, da wird man sicherlich nur die besten Dies verwenden, wo der Cache auch funktioniert, das ist also kein Abfallrecycling. Und ein bißchen Leistung bringt so ein Cache ja immer, auch wenn man noch HBM hat.

Also nehme ich eher an, daß die 16-Kern-Dies keinen L3 haben, sondern daß AMD auf dem 32-Kerner ohne GPU und ohne HBM noch einen extra Cache-Chip mit 64 MB verbaut. Das sind im Zweifel auch schon um die 100mm², lohnt also einen extra Die, und relativ einfach ist der ja auch zu machen, sogar problemlos in schlechteren Prozessen als 14nm.

Siehe oben, es gäbe auch die Möglichkeit einer Zwischenlösung, etwas L3 für deutlich mehr L4 opfern.
So würde es aus meiner Sicht halbwegs Sinn machen. Einen kompletten Verzicht auf L3 finde ich suboptimal, schließlich wird der L2 im Vergleich zu Bulldozer deutlich kleiner. Bei nem K7 Setup mit 64kB L1 und 1 MB oder gar 2 MB L2 könnten wir darüber reden, aber mit vermutlich nur 32/512 kB, eher nicht.

Außerdem dürfte über die L3s vermutlich die Kohärenz sichergestellt werden, wenn der inklusive aller L2s wird. Wenn das wegfiele und ein extra externer L3-Chip das übernehmen müsste, krachte es aus meiner Sicht im Gebälk, da der externe Chip zu langsam für die ganzen Kohärenzanfragen wäre. Man erinnere sich nur an die großen Bandbreitengewinne durch Hypertransport Assist bei den alten Opterons. Von daher gehe ich bei Zen auch von einem L3 Must-Have aus. Oder anders gesagt: Der L3 gehört zwingend zu einem Zen-Quadcore-Cluster.

 

[amdfanuwe]

Was wären denn sinnvolle Einheiten/Zusammenstellungen?
Zu verbauen sind: Native APU, native CPU, native GPU, Interposertechnik mit HBM, DDR4, GDDR5(+), MCM , MCM + Interposer
Zu beachten sind die maximale Größe.
Zudem die TDP Einstufung beachten. Dadurch bedingt sich auch der maximale Takt
Mobile: 12W, 35/45W
Desktop 65,95,120W
Server ?

1.Für Low-End wirds sicher eine native APU geben. Sinnvoll m.M. nach 4Core 1000+Shader
2.Desktop CPU scheint 8Core 16T bei hohem Takt(~4GHz) mit 2 DDR4 Channel anzustehen (Summit Ridge).
3.Server 2x 16Core 32T bei niedrigerem Takt (2-3 GHz) 8 DDR4 Channel
4.APU (Zeppelin Folie) müßte eigentlich MCM mit 16Core 32T ,4 DDR4 Channel + Interposer (Polaris 10, 2048 Shader wegen TDP mit 2x 5.4GB HBM) sein.
6.Diskrete GPU Polaris 10 mit 4 GB GDDR5, Tonga Leistung (R9-380)
7.Diskrete GPU Polaris 10 mit HBM ( 4,8 GB) höher getaktet als GDDR5 Variante
8.Diskrete GPU 2 X Polaris 10 für VR Einsteiger Klasse.
9.Diskrete GPU Polaris 11 200W HBM >Fitji Leistung
10.Diskrete GPU 2 X Polaris 11 HBM

Was fällt euch noch ein?
Wie erklärt sich die Diskrepanz zur 4.APU und 2.Desktop 8 Core. Eventuell doch Desktop 16Core? Muß ja alles in max TDP ~120W passen.
Oder besteht die Server CPU nicht aus 2 x 16Core sondern 4 x 8 Core?
Die APU dann mit 2 x 8 Core auf MCM für Server und für den Desktop 1 x 8Core 2 x DDR4 100W?
Sind für mich noch viele Fragezeichen, was da wirklich mit wievielen Cores und welchem Takt kommt.

 

[Woerns]

Schickes Bild, OBrian!
Aber für eine APU ist so ein HBM-Interposerdesign recht teuer.
Es wäre ja zu wünschen, dass es langsam billiger wird. Aber ich glaube, dass man HBM zunächst nur in Designs sehen wird, die deutlich oberhalb von sagen wir mal hundertfuffzich Tacken verkauft werden.
Bei Deinem APU Bild stellt sich auch die Frage, wer den Memorycontroller hat, bzw. wo er überflüssig und daher deaktiviert ist, in der CPU oder der GPU? Und wie der "Seiteneingang" für die Bits realisiert ist in dem Chip, bei dem der MC deaktiviert ist und wie der "Seiteneingang" auf dem Chip ist, wo der MC läuft und der den anderen Chip mit Bits bespeisen muss. Zum Vergleich: dGPU läuft ja sonst quer übers Mainboard, wobei dann die GPU ihren eigenen Speicher hat, was ja hier nicht gewollt ist.
MfG

 

[unl34shed]

1.Für Low-End wirds sicher eine native APU geben. Sinnvoll m.M. nach 4Core 1000+Shader
2.Desktop CPU scheint 8Core 16T bei hohem Takt(~4GHz) mit 2 DDR4 Channel anzustehen (Summit Ridge).
3.Server 2x 16Core 32T bei niedrigerem Takt (2-3 GHz) 8 DDR4 Channel
4.APU (Zeppelin Folie) müßte eigentlich MCM mit 16Core 32T ,4 DDR4 Channel + Interposer (Polaris 10, 2048 Shader wegen TDP mit 2x 5.4GB HBM) sein.
6.Diskrete GPU Polaris 10 mit 4 GB GDDR5, Tonga Leistung (R9-380)
7.Diskrete GPU Polaris 10 mit HBM ( 4,8 GB) höher getaktet als GDDR5 Variante
8.Diskrete GPU 2 X Polaris 10 für VR Einsteiger Klasse.
9.Diskrete GPU Polaris 11 200W HBM >Fitji Leistung
10.Diskrete GPU 2 X Polaris 11 HBM

1. Auf lange sicht wird AMD vom monolytischen Design wegzukommen. 4 Core und 1000 Shader würde ich nicht mehr als low-end bezeichnen und 1k Shader würden HBM erfordern. DDR3 ist ja schon bei 500 Shadern zu lahm.
Für den AM1 ersatz könnte ein Monolytisches Design kommen, da takten beide Teile nicht sehr hoch.
2-4. Ich halte 3 CPU Dies für unwahrscheinlich, ich würde auf einen kleinen 4Core (entry level) und einen 16 Core Die für den Rest spekulieren.
6-7. Der selbe Chip wird nicht HBM und GDDR5 unterstützen, lohnt in der Leistungsklasse aber auch noch nicht,
8-10. Passt so weit denke ich, aber es fehlt noch eine kleine GPU im 1000 Shader bereich. Gerade in Hinblick auf die kleinen APUs.
Ob die dualkarten von AMD kommen oder Partnerkarten werden sehe ich noch offen. Man würde sich nur ins eigene Fleisch schneiden in Hinblick auf Fury x2.

Wie oben schon geschrieben, sehe ich eher weniger Dies und dafür Interposer als realistisch an, da man Entwicklungsaufwand und Kosten sparen kann.

Auch offen ist die Frage, wie weit herunter der AM4 Sockel von der Leistung skaliert. Evtl werden wir nur 4+Cores mit 3+GHz und 1k+ Shader APUs sehen. Und alles kleinere wird auf einem kleineren Interposer fest verlötet verkauft.

 

[Complicated]

Außerdem dürfte über die L3s vermutlich die Kohärenz sichergestellt werden, wenn der inklusive aller L2s wird.

Das ist ja Intels herangehen. AMD hat da ja hUMA zur Sicherstellung der Speicher/Cache Kohärenz.

 

[OBrian]

Der Memory-Controller wäre in den 16c-Dies, jeweils 4 Kanäle DDR4. Die GPU hat ja 2048bit für HBM. Ist ja sowieso ein kohärenter Speicher, also kann auch "quer" rüber zugegriffen werden, bei ausreichender CPU-GPU-Verbindung wäre der HBM auch noch genauso gut an die CPU angebunden wie der DDR4, nur im Zweifel mit schlechteren Latenzen. Wenn man der Software noch sagt, wo sie was hinpacken soll (nicht trivial, aber geht sicherlich oft genug), ist die Performance auch besser.

Aber vieles paßt da noch nicht, und eben diese Dinge wie "größere CPU ganz ohne L3 ist unsinnig" sind nicht wegzudiskutieren. Deswegen kann es eben gut sein, daß diese Liste einfach Stuß ist, nur eine Zusammenballung diverser Gerüchte. Wenn man genauer drüber nachdenkt, merkt man das eben. Wir sollten also nur Dinge wie "32-Kerner aus zwei 16er Dies" als sicher annehmen (aus der CERN-Präsentation), aber diese Cache-Angaben von VRworld.com anzweifeln und nur als Spekulation betrachten.

 

[Complicated]

Der Memory-Controller wäre in den 16c-Dies, jeweils 4 Kanäle DDR4. Die GPU hat ja 2048bit für HBM. Ist ja sowieso ein kohärenter Speicher, also kann auch "quer" rüber zugegriffen werden, bei ausreichender CPU-GPU-Verbindung wäre der HBM auch noch genauso gut an die CPU angebunden wie der DDR4, nur im Zweifel mit schlechteren Latenzen.

Da gabs ja folgende Grafik:

Und anscheinend soll GMI ohne Latenz funktionieren:
http://www.dvhardware.net/article62989.html

The new interconnect method will offer nearly seven times more performance than the traditional PCIe interface: four Global Memory Interconnects (GMI) will reportedly offer a latency-free 100GB/s link between the CPU and GPU, much more than the 15GB/s at about 500ns latency provided by PCIe x16.

 

[Dresdenboy]

Na sowas wie Intels µOp-Puffer, den es seit SandyB gibt. Nicht zu verwechseln mit dem Loop-Puffer, den es seit Conroe gibt.
Aber die Daten glaub ich nicht. Kann mir nicht vorstellen, dass AMD ein extra 16core-Die OHNE L3 auflegt nur um ein paar - wenn auch sehr teure Beschleuniger - verkaufen zu können. 64kB L1-Caches wären nett, aber die Gerüchte liefen aktuell eher in Richtung 32kB und die 6way-Info gabs letztens nur auf "unseren" gefälschten Zen-Folien vom letzten Jahr. Die aktuellen Compilerinfos gehen in Richtung 4way und zumindest die Architekturinfos sollten passen.

Das neueste AMD-Patent (ich glaube von 2013) dazu hörte sich aber schon so an, dass dort die Schleifenausführung optimiert wird (wegen Energie mal wieder). uOps für irgendwann einfach mal mit viel zusätzlicher Fläche u. Energie vorzuhalten, passt ggf. nicht in das Konzept.

Motto: Wenn ich irgendwann ein 2. oder 3. Mal bekannten Code ausführe, spart ein 4K Cache (ist überhaupt klar, ob I$ oder D$?) in der Gesamtrechnung weniger ein oder erhöht sie sogar, als ein Loop-Buffer für Schleifen, wo in 99% der Fälle zwei- oder mehrstellige Schleifendurchlaufzahlen auftreten u. damit die Nutzungsrate deutlich höher ist.

BTW, mit Khalid Moammer (wccftech) zusammen habe ich mal versucht, gegen Theo Valich auf Twitter zu argumentieren, dass Seattle kein K12 ist...


Ich habe bei der tollen Liste (sieht ja sehr plausibel aus) stärkste Bedenken. Und den L3 aus dem Core Complex erst wieder rauszubasteln sehe ich nicht ein. Wenn die Cores so gut sind, werden sie ohne L3 (das sind ja keine K10-Flächenverhältnisse mehr) nicht wesentlich viel an Chipfläche sparen (er wird vllt. 5-10$ billiger), dafür aber 10-50% langsamer?

Laut Daten von Intel und Samsung ist die SRAM-Zelle in 14 LPP etwa 30% größer als Intels kleinste aus einem 14nm-SRAM-Chip (Dichte etwa 14,5 Mb/mm²). Legt man noch ca. 40% Overhead für L3 drauf, hätte selbst dann 1 MB etwa 1 mm². Vielleicht sind es im worst case 1,5 mm² (6 mm² L2 beim XV mit GF 28->14 nm Skalierungsfaktor 0,25).

Also sollen hier pro CU/CC etwa 12 mm² gespart werden bzw. - da bei Theo Valich sinnloserweise auf einen L3-Chip ausgelagert -> wozu dann das spezielle LLC-Handling pro Core Complex? - die 64 MB auf einem ca. 60-90 mm² großen SRAM-Die, was ein paar $ spart, aber der Rest des MCMs schon richtig teuer ist?

So kann man beim 20l/100km Sportwagen auch genauso gut auf die Ledersitze verzichten, um zu etwas sparen.

 

[amdfanuwe]

1. Auf lange sicht wird AMD vom monolytischen Design wegzukommen. 4 Core und 1000 Shader würde ich nicht mehr als low-end bezeichnen und 1k Shader würden HBM erfordern. DDR3 ist ja schon bei 500 Shadern zu lahm.
Für den AM1 ersatz könnte ein Monolytisches Design kommen, da takten beide Teile nicht sehr hoch.

Ich dachte an Bristol Ridge, 4 Core 512 Shader, auch als AM1 Ersatz von 12 bis 65 Watt. In 14nm mit DDR4 sollte da mehr drin sein.

2-4. Ich halte 3 CPU Dies für unwahrscheinlich, ich würde auf einen kleinen 4Core (entry level) und einen 16 Core Die für den Rest spekulieren.

Da zähl ich nur 2 Dies. 8 und 16 Core. Reicht nicht ein native 8 Core mit 2 DDR4 Channels und die anderen werden auf MCM daraus zusammengestzt?

6-7. Der selbe Chip wird nicht HBM und GDDR5 unterstützen, lohnt in der Leistungsklasse aber auch noch nicht,

Wäre ich mir nicht so sicher. Polaris 10 mit GDDR5 wurde schon gezeigt. Ich meine, AMD hätte von einem flexiblem Interface gesprochen.
Wär ja auch kein Problem die Leistungstransistoren für GDDR5 in der HBM Variante stillzulegen. Mit HBM hätte man ein höheres TDP Budget, wodurch man höher takten könnte und mehr Bandbreite hat. Der Chip wäre dann auch ideal für leistungsfähige APUs.
Also
460 Polaris 10 128 Bit GDDR5 ( Tonga 380 Leistung), 75 W
470 Polaris 10 HBM ( 380X - 390 Leistung)
480 Polaris 11 256Bit GDDR5 shader beschnitten ( Fury Nano / 390 Leistung)
490 Polaris 11 HBM

8-10. Passt so weit denke ich, aber es fehlt noch eine kleine GPU im 1000 Shader bereich. Gerade in Hinblick auf die kleinen APUs.

So kleine GPUs dürften kaum noch nötig sein. Entweder es reicht die GPU on Chip oder man steckt was richtiges dazu.

Ob die dualkarten von AMD kommen oder Partnerkarten werden sehe ich noch offen. Man würde sich nur ins eigene Fleisch schneiden in Hinblick auf Fury x2.

Für VR scheinen mir x2 Karten sinnvoll. Fury x2 macht erst mal den Anfang. Polaris 11 dürfte dann noch ein schippe drauf legen.
Für den VR Einstieg mit HD Auflösung, könnte aber auch Polaris 10 x2 einen kostengünstigen Einstieg bilden.

Wie oben schon geschrieben, sehe ich eher weniger Dies und dafür Interposer als realistisch an, da man Entwicklungsaufwand und Kosten sparen kann.

Auch offen ist die Frage, wie weit herunter der AM4 Sockel von der Leistung skaliert. Evtl werden wir nur 4+Cores mit 3+GHz und 1k+ Shader APUs sehen. Und alles kleinere wird auf einem kleineren Interposer fest verlötet verkauft.

Ein kleiner monolitischer Chip wird günstiger sein als eine Interposer Lösung. Daher denke ich, dass sowas kommt für Notebooks, Embedded und AM1 Nachfolger auf AM4.
Ich könnte mir aber auch solch eine kleine APU mit 1/2HBM Stacks, 4,8GB auf einem Interposer vorstellen, der weiteres DDR4 RAM überflüssig macht.
Vielleicht sogar noch mit 128/256 GB SSD mit drauf.
Wäre für Embedded und Notebooks oder Mini PCs ideal. Ein Chip und etwas Interface/Power Elektronik, fertig ist das Gerät.

Im Grunde könnte AMD mit einem monolitischem APU Chip, einem 8 Core CPU Chip , Polaris 10 und 11 das gesammte Portfolio durch Kombinationen auf MCM / Interposer abdecken.

 

[Atombossler]

Ich dachte an Bristol Ridge, 4 Core 512 Shader, auch als AM1 Ersatz von 12 bis 65 Watt. In 14nm mit DDR4 sollte da mehr drin sein.

Dann aber mit ZEN Cores (Package dann nicht mehr Bristol Ridge genannt, BR ist Excavator in 28nm).
Zudem werden Sie da wohl eher an der Effizienz schrauben, denn an der Leistung.
Wenn du letzteres brauchst -> grössere APU kaufen.

So kleine GPUs dürften kaum noch nötig sein. Entweder es reicht die GPU on Chip oder man steckt was richtiges dazu.

Ich (und auch Andere) warte seit langem auf z.B. genau so etwas.
Also >40nm mit Zero Core min. Verbrauch low 3D aber viele (digitale) Monitor Ausgänge.
Business Case Multimonitor Setups.

Sicher gibts da von AMD + Matrox (AMD-Chips) auch spezielle Lösungen.
Die sind aber exorbitant teuer, mit hohem Verbrauch und nicht kaskadisch deaktivierbar, je nach Einsatzzweck (variabel)

 

[amdfanuwe]

Klar mit ZEN und 1024 Shader. Der BR sollte nur nochmal klarstellen, was aktuell bzw. demnächst kommt. In 14 nm sollte halt bei einer kleinen APU mit DDR4 mehr möglich sein.

Ich weiß jetzt nicht, was du mit den vielen Monitor Ausgängen anstellen willst. Hört sich aber nach einer spezial Anwendung an, und da kosten die Lösungen halt.
Schon mal an solches gedacht? http://www.idealo.de/preisvergleich/ProductCategory/3832F1040703-2995640.html?param.resultlist.sortKey=avgRating
Eventuell wirds ja mal besser mit USB3/Thunderbold.

Bin aktuell auch frustriert, dass das tolle Lenovo NB mit i7 4C8T an der Dockingstation zwar DP und DVI anbietet, aber nur ein Ausgang unterstützt wird. den 2ten externen Monitor muß ich über VGA betreiben
Da die 2 Monitore, 1920x1200, nebenanander stehen, bemerkt man den Qualitätsunterschied schon deutlich.

 

[derDruide]

Wenn ich heute einen Monitor kaufen würde, wäre Displayport Daisychaining ein Kriterium. Damit könntest du das Problem umgehen und hast in jedem Fall weniger Kabelsalat: Du schließt den 2. Monitor einfach an den ersten an. Allerdings ist mir das 1. Kaufkriterium (Hersteller= Eizo) doch wichtiger. Die Dinger haben eine super Qualität und halten einfach ewig.

Ist das eine T-Serie Dockingstation?

 

[Opteron]

Das neueste AMD-Patent (ich glaube von 2013) dazu hörte sich aber schon so an, dass dort die Schleifenausführung optimiert wird (wegen Energie mal wieder). uOps für irgendwann einfach mal mit viel zusätzlicher Fläche u. Energie vorzuhalten, passt ggf. nicht in das Konzept.

Ja gegen Schleifenoptimierung hätt ich nichts, das wär dann ja nur ein Loop-Puffer, der hat bei Intel glaub ich so max. 20 Instruktionen, sowas sollte AMD schon bringen. Aber keinen 4 kB L0 Cache... ob das Daten oder Instruktionen sein sollten, steht nicht im Artikel, wenns sinnvoll sein sollte, dann wohl eher Instruktionen, halt ne Art Trace-Cache. Allerdings glaub ich den Rest sowieso nicht, von daher auch nicht den L0 Cache.

BTW, mit Khalid Moammer (wccftech) zusammen habe ich mal versucht, gegen Theo Valich auf Twitter zu argumentieren, dass Seattle kein K12 ist...

Auweia .. das heißt der Urheber des Artikels kann nicht mal nen K12 von nem A57 unterscheiden? Naja dann ... kann man den Artikel sowieso in die Tonne werfen.

@Complicated: hUMA ist aber keine Technik zur Sicherstellung der Kohärenz. Das bedeutet nur, dass es Kohärenz gibt. Wie das aber implementiert wird ... steht auf nem ganz anderen Blatt. Von daher wird das schon so sein. Kostet zwar 2 MB des L3s, aber HT-Assist würde auch soviel Platz belegen. Unterm Strich hat ein Inclusive Design also Vorteile, da nicht nur die Kohärenz abgedeckt ist, sondern auch andere Kerne auf Daten der anderen schnell zugreifen können ohne übers RAM gehen zu müssen.

Linux könnte auch davon profitieren. Wenn beide x86-Designs auf die gleiche Cachestrategie setzen kann man die Algos entsprechend anpassen. Da hab ich mal auf irgendeiner Mailingliste was zum Speichermanagement gelesen, wo sie das exklusive Design AMDs aus irgendwelchen Gründen schlecht fanden.

 

[amdfanuwe]

Ist das eine T-Serie Dockingstation?

Keine Ahnung. Muß mit dem schaffen, was mir der Arbeitgeber zur Verfügung stellt.
Bin aber froh, überhaupt solch ein Ausstattung zu haben.

 

[Atombossler]

Ich weiß jetzt nicht, was du mit den vielen Monitor Ausgängen anstellen willst. Hört sich aber nach einer spezial Anwendung an, und da kosten die Lösungen halt.
Schon mal an solches gedacht? http://www.idealo.de/preisvergleich/ProductCategory/3832F1040703-2995640.html?param.resultlist.sortKey=avgRating
Eventuell wirds ja mal besser mit USB3/Thunderbold.

Na ja, Spezial - kommt auf die Betrachtungsweise drauf an ...

Wenn ich einen Single Screen Arbeitsplatz sehe, ist das für mich äusserst Spezial.

Das ganze Eyefinity Geraffel, oder auch Treiberzertis von 3ds max oder Catia etc. braucht es dafür ja auch nicht.
Deswegen teuer = schlecht, weil unnütz.

So kommt man mit ner APU und ner dedi auf 4+ Monis (muss aber dann schon beim Treiber tricksen, weil dedi -> legacy).
Normales Setup meiner Kunden ist meistens APU + 3 GPU für 8 Screens (6 FHD über dedi, 1 UHD4k an APU + 1 FHD Beamer an APU).

 

[Marius87]

Normales Setup meiner Kunden ist meistens APU + 3 GPU für 8 Screens (6 FHD über dedi, 1 UHD4k an APU + 1 FHD Beamer an APU).

7 Screens + Beamer am Arbeitsplatz? Was machst du/machen deine Kunden beruflich? Börsenmakler? Kraftwerksleitwarte?
Wir hatten für sowas @Linux früher immer die NVS Quadros von PNY im Einsatz...

 

[WindHund]

Es gibt schon seit letztes Jahr Test Hardware: http://wccftech.com/amd-am4-cpu-apu-motherboard/
Kann jemand die Nummer aufschlüsseln? 2D34E2AGM44AB (no GPU)
4 Kerne bzw. 8 Threads bei 65W klingt nicht so schlecht.

 

[Atombossler]

7 Screens + Beamer am Arbeitsplatz? Was machst du/machen deine Kunden beruflich? Börsenmakler? Kraftwerksleitwarte?
Wir hatten für sowas @Linux früher immer die NVS Quadros von PNY im Einsatz...

Ja, sind professionelle Tradingdesks (Beamer für Schulung/Präsi und Grouptrading).
So eine Eyefinity Lösung (oder auch FirePro, Quadro) ist eben wesentlich teurer auch in den folge Kosten.
Man braucht Monitore mit DP anstatt nur mit DVI, höherer Verbrauch der GPU, lauter, usw.

Aber egal, hat alles mit ZEN iwie nichts mehr wirklich zu tun.

 

[Dresdenboy]

Es gibt schon seit letztes Jahr Test Hardware: http://wccftech.com/amd-am4-cpu-apu-motherboard/
Kann jemand die Nummer aufschlüsseln? 2D34E2AGM44AB (no GPU)
4 Kerne bzw. 8 Threads bei 65W klingt nicht so schlecht.

Das ist ein 4C Bristol Ridge mit 3,4 GHz Basistakt.

 

[WindHund]

Das ist ein 4C Bristol Ridge mit 3,4 GHz Basistakt.

Danke!
Das sind dann aber Bristol Ridge mit XV Kerne oder?
Summit Ridge sind die Zen Kerne?

Wenn sie von den Server ZENs die hälfte für den Desktop bringen (8C APU und 16C CPU) wäre das schon fett.
576Bit SI ?

 

[Dresdenboy]

Danke!
Das sind dann aber Bristol Ridge mit XV Kerne oder?
Summit Ridge sind die Zen Kerne?

Wenn sie von den Server ZENs die hälfte für den Desktop bringen (8C APU und 16C CPU) wäre das schon fett.
576Bit SI ?

Genau so ist es bei den Ridges.

Falls AM4 doch mehr als 2Ch sein sollte, könnte sich aber die Carrizo-L/Carrizo-Story wiederholen u. man muss ein teures Board kaufen, damit man die Channels auch wirklich nutzen kann.

 

[WindHund]

Genau so ist es bei den Ridges.

Falls AM4 doch mehr als 2Ch sein sollte, könnte sich aber die Carrizo-L/Carrizo-Story wiederholen u. man muss ein teures Board kaufen, damit man die Channels auch wirklich nutzen kann.

War da nicht auch was von Dual Channel mit einem Modul (DR Module) ?
Wäre ja schick wenn zwei Module für 4Ch reichen würden, auch wenn das Board teuer ist durch mehr Layer, dafür gibt es wieder ECC.

 

[amdfanuwe]

Ben BR Desktop habe ich bisher nur 45/65W Angaben gesehen. Ob die Boards auch mehr unterstützen? Oder kommt ZEN auch nur mit 65W?
Eventuell später dann Boards mit bis zu 95/120/220W Unterstützung?

 

[Complicated]

Oder AMD schiebt dem einen Riegel vor indem sie mobil konsequent Interposer zum Einsatz bringen. Damit wäre die ganze OEM-Situation auf einen Schlag gelöst. 4-8 Cores, 4-16 GB HBM oder DDR4 RAM, 128-512 GB SSD (oder nur 8-16 GB NAND für Hybrid Konfiguration normaler HDDs wegen möglicher SSD RMAs) das alles auf dem Interposer für die mobile Plattform. Die Produktionskosten für die OEMs und die Evaluierungskosten würden deutlich sinken. Fragt sich nur was das kostet pro SKU, doch einiges an Testläufen und Evaluierung fällt weg wenn kein RAM und nur simple Boards verwendet werden können, die sich ansonsten sogar kaum unterscheiden müssen für ein ganzes Lineup.

Wäre mutig aber sicherlich könnte man da mehr gute Designs erwarten.