News AMD präsentiert Zens Serverversion Naples

[Crashtest]

Ich meine Crossfire Pro aus 8 GPU-Karten für HPC wobei dann 4 Karten an CPU0 und 4 Karten an CPU1 hängen - was Umweg über HT (Fabric) bedeutet

AMD hat bereits folgende Sockel:
AM4, FP5, FT5, SP1, SP3, SP4 und im BKDG noch SP3r2 und SP4r2

Der Spekulatius meinte die r2 Varianten könnten PCIe 4.0 sein

 

[sompe]

Ich könnte mich irren aber so wie ich das sehe läuft das dann nicht im Crossfire Verbund sondern jede GPU wird für sich angesprochen.

 

[Opteron]

Ich meine Crossfire Pro aus 8 GPU-Karten für HPC wobei dann 4 Karten an CPU0 und 4 Karten an CPU1 hängen - was Umweg über HT (Fabric) bedeutet

Ok, dann hab ich Dich schon richtig verstanden. Für ein normales 2P-Brett ist das sicherlich wichtig, aber für eine hypothetische CPU-Zusatzkarte, die man auf nem AM4-Board in den x16 Slot stecken kann, wärs kein Problem, weil man auf der Zusatzkarte sowieso keine Slots (außer vielleicht für SSDs) unterbringen kann.

 

[WindHund]

"Ave César" VeniVidiVici

Mit 2P fehlen pro CCX 64 Lanes I/0 ?

 

[Pinnacle Ridge]

Nicht pro CCX, pro MCM fehlen 64 Lanes.
Eine CPU besteht ja aus 4 Dice mit jeweils 2 CCX.

 

[Holt]

Totaler Müll !

Wirklich?


Bild 8!

steht doch sogar auf den Folien - wer lesen kann ist klar im Vorteil !

ps AMD hat Tests mit den tollen 64GB DDR4-2400 RDimms von Samsung gemacht;

Belege? Ohne Belege ist das das totaler Müll was Du schreibst! Halt feuchte Fanboyträume!

 

[WindHund]

Nicht pro CCX, pro MCM fehlen 64 Lanes.
Eine CPU besteht ja aus 4 Dice mit jeweils 2 CCX.

Stimmt, da soll mal einer den Überblick behalten...
Also pro Sockel 128 Lanes, wovon 64 pro Sockel im 2P Mainboard als Brücke genutzt werden?
Wie viel GByte/s haben 16 PCI-E 3.0 Lanes nochmal? (~15)

 

[Holt]

Höherer Speichertakt könnte bei den Ryzen-Modellen mit zwei CCX gleich doppelt interessant sein, denn AMD hat die Data Fabric, die bei Summit Ridge für die Kommunikation zwischen den beiden 4-Kern-Komplexen verantwortlich ist, an die Taktfrequenz des Memory-Controllers gekoppelt. Schnellerer Speicher bedeutet bei Ryzen daher automatisch schnellere Inter-CCX-Kommunikation, was bei Tests als Schwachstelle von Summit Ridge identifiziert wurde. Wie sich eine höhere Speicher-, Memory-Controller- und damit auch Data-Fabric-Taktrate auf die Benchmarks auswirkt, kann man bei diesem HT4U-Test erahnen, wo schon der Schritt von DDR4-2667 auf DDR4-3200 im Mittel etwa 10 Prozent Mehrleistung brachte.

Wenn schon zwischen bei beiden CCX auf einem Die die Kommunikation so ein Flaschenhals ist, wie wird es erst zwischen den Dies eines MCM sein? Je nachdem wie sie verschaltet sind, entweder als Ring oder als Kette, wobei ich letzteres vermuten würde, da es einfacher ist, was schon damit beginnt, dass bei rechteckigen Dies die Unterbringen im Gehäuse schwer ist, wenn man vermeiden will das es unterschiedlich lange Wege gibt, denn bei einem Ring müsste jeder mit zwei Nachbarn verbunden sein. Die Lanes von der Fabric ja auch als PCIe oder wahlweise zur Verbindung zwischen zwei CPUs genutzt, die 128 PCIe Lanes eines Naples wären aber schon 32 pro Die, Dual-CPUs werden mit 64 PCIe Lanes verbunden, was 16 pro Die ausmacht, die Verbindung zwischen den Dies sollte nicht schmaler sein, außer man kann den Takt wegen der kurzen Wegen entsprechend steigern, müsste jeder Die also 64 PCIe Lanes bieten.

 

[MIWA]

Wie viel GByte/s haben 16 PCI-E 3.0 Lanes nochmal? (~15)

Jo und pcie 4.0 20 werend Data frabic auf 25 kommt pro link also kann Zen rein theoretisch auch PCIe 4.0 ... Und jeder ZEppelin die hat mindesten 16 solcher lans

 

[Crashtest]

Was spricht gegen eine übliche Kreuzungsschaltung wie bei den 4-Sockel-Opteron-Systemen ?

DIE1-zu-DIE2
DIE1-zu-DIE3
DIE1-zu-DIE4
DIE2-zu-DIE3
DIE2-zu-DIE4
DIE3-zu-DIE4

Statt auf dem Mainboard erfolgt die Verdrahtung auf dem Träger

 

[Onkel_Dithmeyer]

Außerdem dürfte bei Naples jedes 8-Kern-Paket sich beim OS als eigenständiger Prozessor melden. War ja bei den 12 und 16-Kern Opterons in der Vergangenheit auch schon so.

 

[Crashtest]

Nicht zwingend, kann auch mit NodeID gemeldet werden, siehe http://sandpile.org/x86/cpuid.htm#level_8000_001Eh

Abhängig vom Kernel erkennt dann das Betriebssystem

CPU 0 Node 0 Core 0 Thread 0
...
CPU 0 Node 3 Core 7 Thread 1

 

[Onkel_Dithmeyer]

Ja genau so meinte ich es. Auf jeden Fall gibt es für das OS eine Unterscheidung und kann entsprechen Planen. Bei Ryzen gibt es das nicht zur unterscheidung in welchem CCX welcher Kern liegt.

 

[Holt]

Was spricht gegen eine übliche Kreuzungsschaltung wie bei den 4-Sockel-Opteron-Systemen ?

Möglich, aber dann braucht man noch mehr Verbindungen, nämlich 3 von jedem Die um direkt zu jedem anderen eine Verbindung aufzubauen. Dabei sollte man nicht vergessen, dass solche Verbindungen auch einige an Leistung aufnehmen und entsprechend Wärme produzieren und deaktiviert man sie wenn sie nicht benötigt werden, dann hat man wieder eine schlechtere Latenz, wenn man sie wieder aktiviert. Man wird sehen wofür AMD sich am Ende entschieden hat.

 

[Complicated]

Was spricht gegen eine übliche Kreuzungsschaltung wie bei den 4-Sockel-Opteron-Systemen ?

DIE1-zu-DIE2
DIE1-zu-DIE3
DIE1-zu-DIE4
DIE2-zu-DIE3
DIE2-zu-DIE4
DIE3-zu-DIE4

Statt auf dem Mainboard erfolgt die Verdrahtung auf dem Träger

Etwas anderes steht gar nicht zur Debatte, da P2P schon mit dem Design des L3 Caches fest gelegt wurde. Ringbus ist vom Tisch und bei dem Design nicht praktikabel. Ist hier im Forum auch auf Basis des Preview-Artikels von Dresdenboy und Opteron, sowie dem Ryzen-Launchartikel nochmals herausgestellt geworden.