tRAS bei DDR4-RAM

Nero24

Administrator
Teammitglied
Mitglied seit
01.07.2000
Beiträge
24.066
Renomée
10.445
  • BOINC Pentathlon 2019
  • BOINC Pentathlon 2020
  • BOINC Pentathlon 2018
  • BOINC Pentathlon 2021
Hallo zusammen,

so lange ich mich zurückerinnern kann, galt im Bereich DRAM die Faustregel, dass das Speicher-Timing tRAS wenigstens gleich wie oder größer sein sollte als die Summe aus tCL, tRP und tRCD. Also tRAS >= tCL + tRP + tRCD. Waren beispielsweise bei DDR3-RAM tCL, tRP und tRCD jeweils 9, war für tRAS meist 28 hinterlegt bei den RAMs, die ich verwendet hatte. Und bei manuellem RAM-Tuning achtete ich immer darauf, dass tRAS manuell entsprechend eingestellt wurde.

Nun ist mir eben aufgefallen, dass bei einem DDR4-Modul von Patriot als tRAS im EEPROM der Wert 36 hinterlegt ist, bei tCL, tRP und tRCD aber je 15. Nach der alten Regel müsste tRAS dann mindestens den Wert 45 aufweisen, keinesfalls aber 36 :o Das zieht sich durch alle hinterlegten SPD- und XMP-Timings. Der Wert für tRAS ist überall erheblich zu kurz nach der alten Regel.

timings.PNG

Daher meine Frage: hab ich irgendwas nicht mitgekriegt bei DDR4? Gilt die Faustregel hier nicht mehr? *kopfkratz Und was zeigen denn Eure DDR4-Module im EEPROM an? :)
 
Zuletzt bearbeitet:
Ich bin grad nicht zuhause, habe meine DDR3-Riegel womöglich mit 9-9-9-24 laufen. Für mich wär das dann schon bei DDR3 "unproblematisch".

Andererseits: Was passiert überhaupt, wenn man den Wert niedriger stellt? Wird dann einmal tRAS übersprungen, weil er zu früh da war und die effektive Latenz verdoppelt sich nur?

EDIT: wegen den 9-9-9-24 bin ich mir grad ziemlich sicher, dass die in der SPD hinterlegt sind.

EDIT2: (Thread kapern) Gibts eigentlich irgendwo einen Guide, der sämtliche Timings und Subtimings erklärt?

EDIT3: (Blödsinn korrigieren) Laut Corsair haben meine RAM's 9-10-9-27, laufen bei mir aber als 9-9-9-24 @DDR3-1866 und 1T bei Vollbestückung (4x8GB)
 
Zuletzt bearbeitet:
Bei Hardwareluxx gab es dazu in den letzten Tagen auch ein paar Posts.

Grundsätzlich ist der Betrieb außerhalb dieser Gleichung problemlos möglich. Ich selbst habe aktuell auch 14-14-14-39 eingestellt und es läuft. Bisher keine Abstürze oder besonderen Vorkommnisse. Im SPD hinterlegt sind übrigens 16-16-16-36.

Was bei Hardwareluxx gesagt wurde - und das war neu für mich - ist, dass eine Abweichung zur Gleichung dazu führen soll, dass beim Übertakten der CPU eher Instabilitäten auftreten. Ich hatte noch keine Zeit, mir das näher anzuschauen, will das in naher Zukunft aber tun.

Insofern: Der Betrieb außerhalb ist durchaus möglich, hat im Grenzbereich aber möglicherweise Einfluss auf die Stabilität der CPU (wenn, dann sicherlich wegen dem Speichercontroller).
 
Hm, vielleicht hab ich den Parameter in den letzten 20 *buck* Jahren auch immer falsch verstanden. Eine Alternative Bezeichnung für tRAS oder ausformuliert Row Active Time oder Active to Precharge ist offenbar auch Minimum Bank Active Time. Mit Betonung auf "Minimum" könnte man vermuten, dass sie bei Bedarf auch länger sein kann? Möglicherweise verlängern moderne DDR3/4-Memory-Controller die Zyklen auch einfach nach Bedarf wenn das Minimum nicht ausreicht.

Ich kann mich jedenfalls an DDR1-Zeiten erinnern, wo ein zu kurzes tRAS zu massiven Speicherfehlern inkl. defekter Windows-Registry schon beim Booten geführt hat :o
 
Zuletzt bearbeitet:
Um den Rowhammer "Effekt" von DDR1-3 zu umgehen, wurde die Kodierung geändert bei DDR4
Hier aus dem englischen Wikipedia, da es noch nichts in deutsch gibt für DDR4:

Command encoding[edit]
Although it still operates in fundamentally the same way, DDR4 makes one major change to the command formats used by previous SDRAM generations. A new command signal, ACT, is low to indicate the activate (open row) command.
The activate command requires more address bits than any other (18 row address bits in an 8 Gb part), so the standard RAS, CAS, and WE active low signals are shared with high-order address bits that are not used when ACT is high. The combination of RAS=L, CAS=H and WE=H that previously encoded an activate command is unused.
As in previous SDRAM encodings, A10 is used to select command variants: auto-precharge on read and write commands, and one bank vs. all banks for the precharge command. It also selects two variants of the ZQ calibration command.
In addition, A12 is used to request burst chop: truncation of an 8-transfer burst after four transfers. Although the bank is still busy and unavailable for other commands until eight transfer times have elapsed, a different bank can be accessed.
Also, the number of bank addresses has been increased greatly. There are four bank select bits to select up to 16 banks within each DRAM: two bank address bits (BA0, BA1), and two bank group bits (BG0, BG1). There are additional timing restrictions when accessing banks within the same bank group; it is faster to access a bank in a different bank group.
In addition, there are three chip select signals (C0, C1, C2), allowing up to eight stacked chips to be placed inside a single DRAM package. These effectively act as three more bank select bits, bringing the total to 7 (128 possible banks).
https://en.wikipedia.org/wiki/DDR4_SDRAM
 
Zurück
Oben Unten