{"id":27184,"date":"2016-11-14T14:01:15","date_gmt":"2016-11-14T13:01:15","guid":{"rendered":"http:\/\/www.planet3dnow.de\/cms\/?p=27184"},"modified":"2016-11-26T21:30:31","modified_gmt":"2016-11-26T20:30:31","slug":"sc16-amd-stellt-open-source-programmierplattform-rocm-1-3-fuer-gpu-beschleuniger-vor","status":"publish","type":"post","link":"https:\/\/www.planet3dnow.de\/cms\/27184-sc16-amd-stellt-open-source-programmierplattform-rocm-1-3-fuer-gpu-beschleuniger-vor\/","title":{"rendered":"SC16<\/span>: AMD<\/span> stellt Open-Source-Programmierplattform ROCm 1.3 f\u00fcr GPU-Beschleuniger vor"},"content":{"rendered":"

Vor einem Jahr stell\u00adte AMD<\/span> mit Blick auf Hypers\u00adca\u00adle Com\u00adpu\u00adting die Boltz\u00admann-Initia\u00adti\u00adve auf der SC15<\/span> vor, die im Wesent\u00adli\u00adchen aus zwei Aspek\u00adten besteht. Zum einen soll f\u00fcr Ent\u00adwick\u00adler ein Soft\u00adware\u00ad\u00f6ko\u00adsys\u00adtem mit den not\u00adwen\u00addi\u00adgen Tools erschaf\u00adfen wer\u00adden, um CPUs effi\u00adzi\u00adent zusam\u00admen mit GPUs als Beschleu\u00adni\u00adgern nut\u00adzen zu k\u00f6n\u00adnen. Zum ande\u00adren wird mit HIP<\/span> (Hete\u00adro\u00adge\u00adneous-Com\u00adpu\u00adte Inter\u00adface for Por\u00adta\u00adbi\u00adli\u00adty) ein m\u00f6g\u00adlich ein\u00adfa\u00adcher Por\u00adtie\u00adrungs\u00adweg f\u00fcr bestehen\u00adden CUDA-Code gebo\u00adten, von wo aus GPUs sowohl von AMD<\/span> (via Hete\u00adro\u00adge\u00adneous Com\u00adpu\u00adte Com\u00adpi\u00adler, kurz HCC<\/span>) als auch NVIDIA<\/span> (via NVIDIA<\/span> CUDA<\/span> Com\u00adpi\u00adler, kurz NVCC<\/span>) genutzt wer\u00adden k\u00f6n\u00adnen. Dar\u00adaus her\u00advor\u00adge\u00adgan\u00adgen ist die Rade\u00adon Open Com\u00adpu\u00adte Plat\u00adform oder kurz ROCm, die spe\u00adzi\u00adell auf gro\u00ad\u00dfe Rechen\u00adsys\u00adte\u00adme (Super\u00adcom\u00adpu\u00adter) abzielt. Kon\u00adse\u00adquen\u00adter\u00adwei\u00adse setzt die Platt\u00adform auf 64-Bit-Linux als Betriebs\u00adsys\u00adtem, was in die\u00adsem Umfeld De-fac\u00adto-Stan\u00addard ist, und Open Source. S\u00e4mt\u00adli\u00adche Tei\u00adle von ROCm wer\u00adden unter MIT-Lizenz auf Git\u00adHub der brei\u00adten \u00d6ffent\u00adlich\u00adkeit zur Ver\u00adf\u00fc\u00adgung gestellt. AMD<\/span> ver\u00adspricht sich hier\u00advon schnel\u00adle\u00adre Fort\u00adschrit\u00adte bei der Ent\u00adwick\u00adlung des Soft\u00adware-Stacks. Kun\u00adden pro\u00adfi\u00adtie\u00adren nicht nur von bes\u00adse\u00adren Kom\u00admu\u00adni\u00adka\u00adti\u00adons- und Inter\u00adak\u00adti\u00adons\u00adm\u00f6g\u00adlich\u00adkei\u00adten mit den Ent\u00adwick\u00adlern, son\u00addern k\u00f6n\u00adnen den Code auch viel ein\u00adfa\u00adcher auf die eige\u00adnen Bed\u00fcrf\u00adnis\u00adse anpas\u00adsen. ROCm ist qua\u00adsi das Gegen\u00adst\u00fcck zu GPUO\u00adpen, wel\u00adches in ers\u00adter Linie auf Ent\u00adwick\u00adler von Com\u00adpu\u00adter\u00adspie\u00adlen abzielt.<\/p>\n

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Wie passt nun das zuvor so oft ver\u00adwen\u00adde\u00adte Akro\u00adnym HSA<\/span> (Hete\u00adro\u00adge\u00adneous Sys\u00adtem Archi\u00adtec\u00adtu\u00adre) ins Bild? Die HSA-Spe\u00adzi\u00adfi\u00adka\u00adti\u00adon, die von AMD<\/span> gemein\u00adsam mit ande\u00adren Fir\u00admen \u00fcber die HSA<\/span> Foun\u00adda\u00adti\u00adon ent\u00adwi\u00adckelt wur\u00adde, defi\u00adniert Anfor\u00adde\u00adrun\u00adgen an die Hard\u00adware, wel\u00adche die Pro\u00adgram\u00admie\u00adrung hete\u00adro\u00adge\u00adner Sys\u00adte\u00adme ver\u00adein\u00adfa\u00adchen sol\u00adlen (z. B. Shared Vir\u00adtu\u00adal Memo\u00adry, Signa\u00adle, Paket\u00adfor\u00adma\u00adte, Com\u00admand-Queue Inter\u00adfaces und Con\u00adtext Swit\u00adching). HSA<\/span> defi\u00adniert also die Hard\u00adware\u00adba\u00adsis, wel\u00adche f\u00fcr ROCm not\u00adwen\u00addig ist. Die ROCr-API ist im Kern die HSA-Run\u00adtime, die mit Erwei\u00adte\u00adrun\u00adgen f\u00fcr dis\u00adkre\u00adte GPUs und Peer-to-Peer-Kom\u00admu\u00adni\u00adka\u00adti\u00adon zwi\u00adschen den GPUs (inner\u00adhalb eines Kno\u00adtens oder zwi\u00adschen den Kno\u00adten eines Racks per RDMA<\/span> oder Infi\u00adni\u00adBand) ver\u00adse\u00adhen wurde.<\/p>\n

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S\u00e4mt\u00adli\u00adche Trei\u00adber wur\u00adden mit Blick auf Latenz\u00adre\u00addu\u00adzie\u00adrung und Durch\u00adsatz\u00adop\u00adti\u00admie\u00adrung (ohne R\u00fcck\u00adsicht auf Lega\u00adcy-Kom\u00adpa\u00adti\u00adbi\u00adli\u00adt\u00e4t) von Grund auf neu ent\u00adwi\u00adckelt und f\u00fcr die Nut\u00adzung meh\u00adre\u00adrer Beschleu\u00adni\u00adger pro Kno\u00adten und ver\u00adteilt \u00fcber das Rack aus\u00adge\u00adlegt. Wich\u00adtig ist auch, dass die\u00adse head\u00adless, also ohne an die Gra\u00adfik\u00adkar\u00adte ange\u00adschlos\u00adse\u00adnen Moni\u00adtor, betrie\u00adben wer\u00adden k\u00f6n\u00adnen. Die Peer-to-Peer-Kom\u00admu\u00adni\u00adka\u00adti\u00adon mit RDMA<\/span> inner\u00adhalb eines Kno\u00adtens und\/oder Racks wur\u00adde von Anfang an ein\u00adge\u00adplant. Zudem exis\u00adtiert die fr\u00fc\u00adhe\u00adre Limi\u00adtie\u00adrung auf 2 oder 4 GiB Gra\u00adfik\u00adspei\u00adcher pro Allo\u00adka\u00adti\u00adon nicht l\u00e4n\u00adger. Mit dem neu\u00aden Soft\u00adware-Stack l\u00e4sst sich nahe\u00adzu der gesam\u00adte vor\u00adhan\u00adde\u00adne Gra\u00adfik\u00adspei\u00adcher f\u00fcr eine ein\u00adzi\u00adge Allo\u00adka\u00adti\u00adon nut\u00adzen. Au\u00dfer\u00addem kann man per GCNI\u00adSA-Assem\u00adbler und \u2011Dis\u00adas\u00adsem\u00adbler soge\u00adnann\u00adten Hot Code (hier wird die meis\u00adte Rechen\u00adzeit ver\u00adbra\u00adten) optimieren.
\nNeben HIP<\/span> als wich\u00adti\u00adgen Weg f\u00fcr bestehen\u00adden Code bie\u00adtet AMD<\/span> aber \u00fcber ROCm auch die M\u00f6g\u00adlich\u00adkeit, einen ein\u00adzi\u00adgen gro\u00ad\u00dfen ISO<\/span>\u2011C++-Quelltext zur Pro\u00adgram\u00admie\u00adrung von CPUs und GPUs zu ver\u00adwen\u00adden. Hier\u00adf\u00fcr fin\u00addet dann der HCC<\/span> Anwen\u00addung. F\u00fcr die Aus\u00adla\u00adge\u00adrung der Berech\u00adnun\u00adgen kann OpenMP 4.5 ver\u00adwen\u00addet wer\u00adden. Zudem bie\u00adtet der neue Stan\u00addard C++ 17 \u00fcber Par\u00adal\u00adlel STL<\/span> neue M\u00f6g\u00adlich\u00adkei\u00adten, Par\u00adal\u00adle\u00adli\u00adt\u00e4t auch f\u00fcr Beschleu\u00adni\u00adger aus\u00adzu\u00addr\u00fc\u00adcken. Python ist wich\u00adtig im Feld Data Sci\u00adence, spe\u00adzi\u00adell im Feld maschi\u00adnel\u00adles Ler\u00adnen. F\u00fcr die Aus\u00adwer\u00adtung von gro\u00ad\u00dfen Daten\u00admen\u00adgen kommt zumeist Python zum Zuge. Hier wird der Ein\u00adsatz von GPUs als Beschleu\u00adni\u00adger mit Hil\u00adfe des Com\u00adpi\u00adlers NUMBA<\/span> rea\u00adli\u00adsiert, was vom Ent\u00adwick\u00adler Con\u00adti\u00adnu\u00adum Ana\u00adly\u00adtics, Inc. aus Aus\u00adtin bei\u00adgesteu\u00adert wird und fort\u00adan Teil von ROCm ist.<\/p>\n

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Auf der SC16<\/span> in Salt Lake City stellt AMD<\/span> die Ver\u00adsi\u00adon ROCm 1.3 offi\u00adzi\u00adell vor, mit der die aktu\u00adel\u00adle Pola\u00adris-Archi\u00adtek\u00adtur und LLVM<\/span> als Nati\u00adve Com\u00adpi\u00adler unter\u00adst\u00fctzt wer\u00adden. Eine wich\u00adti\u00adge Neue\u00adrung mit Blick auf Machi\u00adne-Lear\u00adning-Anwen\u00addun\u00adgen ist die Com\u00adpi\u00adler-sei\u00adti\u00adge Unter\u00adst\u00fct\u00adzung f\u00fcr Float16 und Integer16, was von den neu\u00ades\u00adten GPUs hard\u00adware\u00adsei\u00adtig unter\u00adst\u00fctzt wird und die Beschleu\u00adni\u00adgung ent\u00adspre\u00adchen\u00adder Anwen\u00addun\u00adgen nahe\u00adzu um den Fak\u00adtor zwei erlaubt. Au\u00dfer\u00addem haben s\u00e4mt\u00adli\u00adche Bestand\u00adtei\u00adle des ROCm-Soft\u00adware-Stacks Updates erfah\u00adren. Genaue\u00adre Infor\u00adma\u00adtio\u00adnen hier\u00adzu k\u00f6n\u00adnen den Foli\u00aden ent\u00adnom\u00admen wer\u00adden. Die Ver\u00ad\u00f6f\u00adfent\u00adli\u00adchung einer Win\u00addows-Ver\u00adsi\u00adon ist im \u00dcbri\u00adgen aktu\u00adell nicht geplant, aber auch nicht f\u00fcr alle Zei\u00adten ausgeschlossen.<\/p>\n

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Wei\u00adte\u00adre Infor\u00adma\u00adti\u00adon sowie der Quell\u00adtext zu ROCm las\u00adsen sich hier fin\u00adden<\/a>. Auf den nach\u00adfol\u00adgen\u00adden Foli\u00aden gibt AMD<\/span> zudem einen klei\u00adnen Aus\u00adblick, wie die wei\u00adte\u00adre Ent\u00adwick\u00adlung von ROCm aus\u00adse\u00adhen soll. Hier liegt der Fokus in zuneh\u00admen\u00adden Ma\u00dfe nicht mehr auf den mathe\u00adma\u00adti\u00adschen Basis\u00adbi\u00adblio\u00adthe\u00adken, son\u00addern auf f\u00fcr bestimm\u00adte Anwen\u00addun\u00adgen spe\u00adzia\u00adli\u00adsier\u00adten. Zudem erh\u00e4lt Open\u00adCL eini\u00adge neue Fea\u00adtures, \u00fcber ein Plug\u00adin bereit\u00adge\u00adstellt, wel\u00adche von der Hard\u00adware unter\u00adst\u00fctzt wer\u00adden, aber eben nicht vom OpenCL-Standard.<\/p>\n

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Auf Sei\u00adten der Hard\u00adware wer\u00adden von AMD<\/span> offi\u00adzi\u00adell nicht nur die teu\u00adren Pro\u00adfi\u00adl\u00f6\u00adsun\u00adgen Rade\u00adon Pro WX<\/span> und Fire\u00adPro unter\u00adst\u00fctzt, son\u00addern auch als Ein\u00adstiegs\u00adl\u00f6\u00adsung bei\u00adspiels\u00adwei\u00adse f\u00fcr Stu\u00adden\u00adten die aktu\u00adel\u00adlen Rade\u00adon RX<\/span> 400.<\/p>\n

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CPU-sei\u00adtig soll ROCm neben der Unter\u00adst\u00fct\u00adzung f\u00fcr x86-CPUs, zu denen auch bereits die kom\u00admen\u00adden Zen-Pro\u00adzes\u00adso\u00adren geh\u00f6\u00adren, auch auf ARM-<\/span> und Power8-Sys\u00adte\u00admen lau\u00adfen. Hin\u00adsicht\u00adlich der Inter\u00adcon\u00adnect-Tech\u00adno\u00adlo\u00adgien setzt AMD<\/span> aktu\u00adell nicht auf ein ein\u00adzel\u00adnes Pferd, son\u00addern hat sich gleich bei drei Kon\u00adsor\u00adti\u00aden ein\u00adge\u00adbracht. Hier\u00adzu geh\u00f6\u00adren GenZ (Spei\u00adcher-Inter\u00adcon\u00adnect auf Rack-Ebe\u00adne), CCIX<\/span> (Host I\/O, P2P-Acce\u00adle\u00adra\u00adtor-L\u00f6sung) und Open\u00adCA\u00adPI (Host I\/O, von IBM<\/span> f\u00fcr Power8 gepusht, jetzt in H\u00e4n\u00adden eines Kon\u00adsor\u00adti\u00adums, zu des\u00adsen f\u00fch\u00adren\u00adden Mit\u00adglie\u00addern neben IBM<\/span>, Goog\u00adle, Micron und Mel\u00adlan\u00adox auch AMD<\/span> geh\u00f6rt). Als Ziel gel\u00adten 25 GBit\/s pro Lane Band\u00adbrei\u00adte. Zum Ver\u00adgleich: Das aktu\u00adel\u00adle PCI<\/span> Express 3.0 schafft der\u00adzeit 8 GBit\/s pro Lane und Rich\u00adtung und der Nach\u00adfol\u00adger PCI<\/span> Express 4.0 16 GBit\/s. Mit die\u00adsen Tech\u00adno\u00adlo\u00adgien lie\u00ad\u00dfen sich s\u00e4mt\u00adli\u00adche Inter\u00adcon\u00adnect-Topo\u00adlo\u00adgien abde\u00adcken, die \u00fcbli\u00adcher\u00adwei\u00adse Anwen\u00addung fin\u00adden. Inter\u00ades\u00adsant ist an die\u00adser Stel\u00adle, dass Intel bei GenZ und Open\u00adCA\u00adPI, NVIDIA<\/span> bei GenZ und ARM<\/span> bei Open\u00adCA\u00adPI feh\u00adlen, ARM<\/span> jedoch bei GenZ mitmischt.<\/p>\n

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Auf der n\u00e4chs\u00adten Sei\u00adte fin\u00addet ihr s\u00e4mt\u00adli\u00adche Foli\u00aden als Galerie.<\/p>\n

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