{"id":33099,"date":"2017-07-27T16:35:20","date_gmt":"2017-07-27T14:35:20","guid":{"rendered":"http:\/\/www.planet3dnow.de\/cms\/?p=33099"},"modified":"2017-07-27T17:35:47","modified_gmt":"2017-07-27T15:35:47","slug":"amd-ryzen-threadripper-ist-ein-teildeaktivierter-epyc","status":"publish","type":"post","link":"https:\/\/www.planet3dnow.de\/cms\/33099-amd-ryzen-threadripper-ist-ein-teildeaktivierter-epyc\/","title":{"rendered":"\u00dcberraschung: Ryzen Threadripper ist ein teildeaktivierter Epyc"},"content":{"rendered":"

In zwei Wochen soll AMDs neu\u00ades High-End-Pferd\u00adchen Ryzen Thre\u00adad\u00adrip\u00adper erschei\u00adnen. Er wird mit 12 oder 16 Ker\u00adnen samt SMT<\/span> auf den Markt kom\u00admen und gegen die HEDT-Platt\u00adform von Intel mit Core i7 und Core i9 Skylake\u2011X antre\u00adten m\u00fcs\u00adsen. Auf\u00adgrund der bis\u00adhe\u00adri\u00adgen Infor\u00adma\u00adtio\u00adnen ging man als Markt\u00adbe\u00adob\u00adach\u00adter davon aus, dass Thre\u00adad\u00adrip\u00adper mit zwei Zep\u00adpe\u00adlin-Dies pro\u00addu\u00adziert w\u00fcr\u00adde. Genauer:<\/p>\n

\nRyzen = 1 Zep\u00adpe\u00adlin-Die => 8 Ker\u00adne \/ 2 Speicher-Kan\u00e4le
\nRyzen Thre\u00adad\u00adrip\u00adper = 2 Zep\u00adpe\u00adlin-Dice => 16 Ker\u00adne \/ 4 Speicher-Kan\u00e4le
\nEpyc = 4 Zep\u00adpe\u00adlin-Dice => 32 Ker\u00adne \/ 8 Speicher-Kan\u00e4le <\/p><\/blockquote>\n

So weit, so logisch. Doch wie der Over\u00adclo\u00adcker Der8auer (via PCGH<\/span><\/a>) her\u00adaus\u00adge\u00adfun\u00adden hat, ist das nicht zutref\u00adfend. Beim K\u00f6p\u00adfen einer Thre\u00adad\u00adrip\u00adper-CPU kamen nicht zwei Zep\u00adpe\u00adlin-Dies zum Vor\u00adschein wie erwar\u00adtet, son\u00addern deren vier. Thre\u00adad\u00adrip\u00adper ist \u2013 sofern es sich hier um ein fina\u00adles Pro\u00addukt han\u00addelt \u2013 also nicht das, was man erwar\u00adtet hatte.<\/p>\n

<\/p>

<\/a>
\nQuel\u00adle: PCGH<\/span><\/a><\/center>\n

Zum einen spart sich AMD<\/span> so nat\u00fcr\u00adlich eine eige\u00adne Thre\u00adad\u00adrip\u00adper-Fer\u00adti\u00adgungs\u00adstra\u00ad\u00dfe f\u00fcr zwei Dice je Packa\u00adge, ande\u00adrer\u00adseits mutet es schon reich\u00adlich deka\u00addent an, den Ser\u00adver-Pro\u00adzes\u00adsor Epyc (Prei\u00adse bis 5000 EUR<\/span> je CPU<\/span>) um die H\u00e4lf\u00adte sei\u00adner Rechen\u00adein\u00adhei\u00adten zu beschnei\u00adden und einen Thre\u00adad\u00adrip\u00adper f\u00fcr Enthu\u00adsi\u00adas\u00adten dar\u00adaus zu \u201cbas\u00adteln\u201d.<\/p>\n

Man wird sehen m\u00fcs\u00adsen, ob AMD<\/span> dies durch\u00adge\u00adhend so hand\u00adhabt, oder ob \u2013 je nach Lage \u2013 Thre\u00adad\u00adrip\u00adper mal nativ mit zwei Dice, mal teil\u00adde\u00adak\u00adti\u00adviert mit vier Dice rea\u00adli\u00adsiert wer\u00adden wird. Auch der Ath\u00adlon 64 5000+ wur\u00adde je nach Ver\u00adf\u00fcg\u00adbar\u00adkeit mal mit einem nati\u00adven BH-F2-Die mit 512 KiB L2-Cache rea\u00adli\u00adsiert, mal mit einem JH-F2<\/span> mit 1024 KiB L2-Cache, bei dem die H\u00e4lf\u00adte des L2-Caches deak\u00adti\u00adviert wur\u00adde (sp\u00e4\u00adter noch mit vie\u00adlen ande\u00adren Vari\u00adan\u00adten<\/a>; aber das ist jetzt egal). Soll\u00adten sie Thre\u00adad\u00adrip\u00adper wirk\u00adlich durch\u00adge\u00adhend mit vier Dice pro\u00addu\u00adzie\u00adren wol\u00adlen, muss die Aus\u00adbeu\u00adte (Yield) an Zep\u00adpe\u00adlin-Dice schon enorm gut sein, damit sich das gegen\u00ad\u00fcber einer zus\u00e4tz\u00adli\u00adchen Fer\u00adti\u00adgungs\u00adstra\u00ad\u00dfe rechnet.<\/p>\n

Gute Nach\u00adricht f\u00fcr Thre\u00adad\u00adrip\u00adper-Inter\u00ades\u00adsen\u00adten: inzwi\u00adschen ist gesi\u00adchert, dass Epyc mit dem Step\u00adping B2<\/span><\/a> pro\u00addu\u00adziert wird (Ryzen 5\/7 mit B1<\/span>). Wenn Thre\u00adad\u00adrip\u00adper \u00fcber eine Teil\u00adde\u00adak\u00adti\u00advie\u00adrung von Epyc rea\u00adli\u00adsiert wird, d\u00fcrf\u00adte ziem\u00adlich sicher sein, dass auch Thre\u00adad\u00adrip\u00adper das Step\u00adping B2<\/span><\/strong> erhal\u00adten wird.<\/p>\n

<\/p>