{"id":41904,"date":"2018-11-28T09:29:43","date_gmt":"2018-11-28T08:29:43","guid":{"rendered":"https:\/\/www.planet3dnow.de\/cms\/?p=41904"},"modified":"2018-12-05T09:29:36","modified_gmt":"2018-12-05T08:29:36","slug":"amd-zen-2-und-rome-was-wir-bisher-wissen","status":"publish","type":"post","link":"https:\/\/www.planet3dnow.de\/cms\/41904-amd-zen-2-und-rome-was-wir-bisher-wissen\/","title":{"rendered":"AMD<\/span> Zen 2 und Rome \u2013 was wir bisher wissen"},"content":{"rendered":"

Die kom\u00admen\u00adde CPU-Archi\u00adtek\u00adtur Zen 2 wird AMD<\/span> zuerst im f\u00fcr 2019 geplan\u00adten Ser\u00adver-Pro\u00adzes\u00adsor Epyc \u201cRome\u201d ein\u00adf\u00fch\u00adren. Das macht Sinn, da die Ser\u00adver-Platt\u00adform den Zwi\u00adschen\u00adschritt \u201cZen+\u201d<\/a> \u00fcber\u00adsprun\u00adgen hat, der uns 2018 die in vie\u00adlen Details ver\u00adbes\u00adser\u00adten Ryzen 2000 CPUs beschert hat. K\u00fcrz\u00adlich hat\u00adte AMD<\/span> ja, wie berich\u00adtet<\/a>, offi\u00adzi\u00adel\u00adle Infor\u00adma\u00adtio\u00adnen zu Rome ver\u00ad\u00f6f\u00adfent\u00adlicht, aller\u00addings auch vie\u00adle Details aus\u00adge\u00adspart. In der Zwi\u00adschen\u00adzeit sind in der Ger\u00fcch\u00adte\u00adk\u00fc\u00adche jedoch eini\u00adge Info\u00adschnip\u00adsel dazu\u00adge\u00adkom\u00admen, die wir nicht uner\u00adw\u00e4hnt las\u00adsen wollen.<\/p>\n

Zen 2 und Rome \u2013 was AMD<\/span> bis\u00adher offi\u00adzi\u00adell ver\u00adra\u00adten hat<\/strong>
\nAuf der in San Fran\u00adcis\u00adco abge\u00adhal\u00adte\u00adnen \u201cNext Hori\u00adzon\u201d Pr\u00e4\u00adsen\u00adta\u00adti\u00adon hat AMD<\/span> den Vor\u00adhang gel\u00fcf\u00adtet. Der Ser\u00adver-Pro\u00adzes\u00adsor Epyc \u201cRome\u201d im Spe\u00adzi\u00adel\u00adlen wird wie schon der aktu\u00adel\u00adle Nap\u00adles ein Mul\u00adti-Chip-Design wer\u00adden. Aller\u00addings geht AMD<\/span> bei Rome noch einen Schritt wei\u00adter und rea\u00adli\u00adsiert die CPU<\/span> nicht mit iden\u00adti\u00adschen Dies, son\u00addern trennt Rechen\u00adein\u00adhei\u00adten und I\/O. So wird Rome aus bis zu 8 Com\u00adpu\u00adte-Chip\u00adlets bestehen, die je 8 Ker\u00adne auf\u00adwei\u00adsen, sowie aus einem I\/O\u2011Chip.<\/p>\n

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W\u00e4h\u00adrend die eigent\u00adli\u00adchen Rechen-Chip\u00adlets in 7 nm bei TSMC<\/span> gefer\u00adtigt<\/a> wer\u00adden, kommt der I\/O\u2011Chip nach wie vor in 14 nm daher. Der Sinn dahin\u00adter ist, dass vie\u00adle Kom\u00adpo\u00adnen\u00adten im I\/O\u2011Bereich nicht so sehr von der Schrump\u00adfung der Fer\u00adti\u00adgung pro\u00adfi\u00adtie\u00adren und daher bes\u00adser im g\u00fcns\u00adti\u00adge\u00adren 14-nm-Ver\u00adfah\u00adren pro\u00addu\u00adziert wer\u00adden k\u00f6n\u00adnen. Zudem wird AMD<\/span> sicher\u00adlich nach wie vor Abnah\u00adme\u00adver\u00adtr\u00e4\u00adge mit sei\u00adner ehe\u00adma\u00adli\u00adgen haus\u00adei\u00adge\u00adnen Fab (jetzt Glo\u00adbal\u00adFound\u00adries) haben, die auf die\u00adse Wei\u00adse erf\u00fcllt wer\u00adden k\u00f6n\u00adnen, obwohl die eigent\u00adli\u00adchen Zen-2-Dies bei TSMC<\/span> in 7 nm pro\u00addu\u00adziert wer\u00adden. Kom\u00admu\u00adni\u00adziert wur\u00adde auch, dass AMD<\/span> mit Rome PCI-Express 4.0 ein\u00adf\u00fch\u00adren wird (sofern das Main\u00adboard es unter\u00adst\u00fctzt), es bei acht Spei\u00adcher\u00adka\u00adn\u00e4\u00adlen bleibt (DDR4<\/span> logi\u00adscher\u00adwei\u00adse, da DDR5<\/span> noch nicht ein\u00adge\u00adf\u00fchrt wur\u00adde) und die zwei\u00adte Gene\u00adra\u00adti\u00adon der soge\u00adnann\u00adten Infi\u00adni\u00adty Fabric zum Ein\u00adsatz kommt, also der Kom\u00admu\u00adni\u00adka\u00adti\u00adons\u00adpfad zwi\u00adschen den ein\u00adzel\u00adnen Ker\u00adnen, die sich nicht im sel\u00adben Seg\u00adment befinden.<\/p>\n

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Auch zur Zen-2-Archi\u00adtek\u00adtur als sol\u00adcher wur\u00adden Details genannt, wie etwa die ver\u00adbes\u00adser\u00adte Exe\u00adcu\u00adti\u00adon Pipe\u00adline, die ver\u00adbes\u00adser\u00adte Sprung\u00advor\u00adher\u00adsa\u00adge samt Pre\u00adfet\u00adching, der opti\u00admier\u00adte Befehls\u00adcache, ein gr\u00f6\u00ad\u00dfe\u00adrer Op-Cache und \u2013 ganz wich\u00adtig \u2013 die dop\u00adpelt so brei\u00adte FPU<\/span>, die nun 256 Bit in einem Rutsch ver\u00adar\u00adbei\u00adten kann statt zwei Mal 128 Bit nach\u00adein\u00adan\u00adder. Dazu wur\u00adde auch die Load-\/Sto\u00adre-Band\u00adbrei\u00adte ver\u00addop\u00adpelt. Zudem hat AMD<\/span> ver\u00adspro\u00adchen, dass Gegen\u00adma\u00df\u00adnah\u00admen zu den Sicher\u00adheits\u00adpro\u00adble\u00admen der Spect\u00adre-Fami\u00adlie<\/a> per Hard\u00adware getrof\u00adfen wurden.<\/p>\n

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Die ers\u00adten Main\u00adboards f\u00fcr Rome<\/strong>
\nInter\u00ades\u00adsan\u00adter\u00adwei\u00adse hat AMD<\/span> auf der \u201cNext Horizon\u201d-Pr\u00e4sentation nicht expli\u00adzit den Sockel SP3<\/span> erw\u00e4hnt. Zur Markt\u00adein\u00adf\u00fch\u00adrung des Nap\u00adles hat\u00adte AMD<\/span> aller\u00addings betont, dass der Sockel SP3<\/span> \u00fcber Jah\u00adre die desi\u00adgnier\u00adte Ser\u00adver-Platt\u00adform blei\u00adben wird. Damit d\u00fcrf\u00adten auch CPU-Upgrades per Drop-In-Repla\u00adce\u00adment m\u00f6g\u00adlich sein, sofern Main\u00adboard-Her\u00adstel\u00adler ihre Nap\u00adles-Pla\u00adti\u00adnen per BIOS-Update fit f\u00fcr Rome machen. In der Zwi\u00adschen\u00adzeit hat Giga\u00adbyte ein Main\u00adboard f\u00fcr Rome gezeigt<\/a>, das neben der Beschrif\u00adtung \u201cPCIe Gen 4\u201d auch expli\u00adzit \u201cSP3<\/span>\u201d als Sockel ein\u00adgra\u00adviert hat.<\/p>\n

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Der Die-Auf\u00adbau und die Caches<\/strong>
\nOffi\u00adzi\u00adell sagt AMD<\/span> bis\u00adher nichts dazu, aber bereits vor \u00fcber einem Jahr ging das Ger\u00fccht um<\/a>, dass AMD<\/span> bei Rome die Kern\u00adan\u00adzahl ver\u00addop\u00adpeln und die L3-Cache\u00adgr\u00f6\u00ad\u00dfe ver\u00advier\u00adfa\u00adchen wird. Die Ver\u00addop\u00adpe\u00adlung der Kern\u00adan\u00adzahl ist tat\u00ads\u00e4ch\u00adlich so ein\u00adge\u00adtre\u00adten, sodass die Ger\u00fcch\u00adte zur vier\u00adfa\u00adchen Cache\u00adgr\u00f6\u00ad\u00dfe (bzw. Ver\u00addop\u00adpe\u00adlung je Kern) nicht aus\u00adzu\u00adschlie\u00ad\u00dfen sind.<\/p>\n

Ver\u00adgan\u00adge\u00adne Woche ist ein Ein\u00adtrag in der SiS\u00adoft\u00adware-Daten\u00adbank<\/a> auf\u00adge\u00adtaucht (inzwi\u00adschen wie\u00adder ver\u00adschwun\u00adden), der von einem Rome Engi\u00adnee\u00adring-Sam\u00adple stam\u00admen soll.<\/p>\n

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Das Engi\u00adnee\u00adring-Sam\u00adple mit der Bezeich\u00adnung 2S1404E2VJUG5_20<\/span>\/14_N<\/span> soll 64 Ker\u00adne auf\u00adwei\u00adsen, die mit 1,4 GHz getak\u00adtet sind. Das w\u00e4re selbst f\u00fcr ein Engi\u00adnee\u00adring-Sam\u00adple recht wenig. Aller\u00addings kann nat\u00fcr\u00adlich sein, dass AMD<\/span> ange\u00adsichts der \u00fcber\u00adbor\u00adden\u00adden Anzahl an Ker\u00adnen den Basistakt betont nied\u00adrig ansetzt um inner\u00adhalb der f\u00fcr SP3<\/span> \u00fcbli\u00adchen TDP<\/span> zu blei\u00adben, und dann bei den fina\u00adlen Samples den Rest per Tur\u00adbo erle\u00addigt. Das ist auch bei unse\u00adrem Nap\u00adles im Pla\u00adnet 3DNow! Web\u00adser\u00adver<\/a> so. Der hat einen Basistakt von nur 2,4 GHz, l\u00e4uft aber prak\u00adtisch durch\u00adge\u00adhend im Tur\u00adbo\u00admo\u00addus um 2,8 GHz her\u00adum<\/a>, selbst dann, wenn man k\u00fcnst\u00adlich alle Ker\u00adne belastet.<\/p>\n

Inter\u00ades\u00adsan\u00adter als der Takt, der sich nat\u00fcr\u00adlich noch \u00e4ndern kann und wird bei den fina\u00adlen Pro\u00adduk\u00adten, ist die Anga\u00adbe zum Cache: 16x 16 MB<\/span> L3-Cache steht dort. Zum einen w\u00e4ren das 256 MB<\/span> und damit wirk\u00adlich vier\u00admal so viel wie bei Nap\u00adles, wo maxi\u00admal 64 MB<\/span> L3-Cache bereit\u00adste\u00adhen. Zum ande\u00adren sagt auch die Anga\u00adbe \u201c16x\u201d eini\u00adges \u00fcber den Chip\u00adauf\u00adbau aus, sofern San\u00addra die Archi\u00adtek\u00adtur kor\u00adrekt aus\u00adge\u00adle\u00adsen hat. Da AMD<\/span> bereits kom\u00admu\u00adni\u00adziert hat, dass Rome aus acht Zen-2-Dies bestehen wird, w\u00fcr\u00adde der Umstand, dass der L3-Cache aus 16 Seg\u00admen\u00adten besteht, dar\u00adauf hin\u00addeu\u00adten, dass jedes Zen-2-Die \u2013 so wie bei Zen 1 \u2013 aus zwei CCX<\/span><\/a> bestehen wird. Also kein homo\u00adge\u00adnes 8\u2011Kern-Die mit glei\u00adchen Zugriffs\u00adzei\u00adten f\u00fcr alle Ker\u00adne, son\u00addern wei\u00adter\u00adhin zwei CCX<\/span> mit je 4 Ker\u00adnen, die via Infi\u00adni\u00adty Fabric zusam\u00admen\u00adge\u00adschal\u00adtet sind. Nur, dass jeder CCX<\/span> dann 16 MB<\/span> L3-Cache haben wird statt nur 8 MB<\/span> wie bei Zen 1.<\/p>\n

Was steckt im I\/O\u2011Die?<\/strong>
\nWie erw\u00e4hnt hat AMD<\/span> die f\u00fcr I\/O zust\u00e4n\u00addi\u00adgen Kom\u00adpo\u00adnen\u00adten bei Rome in einen eige\u00adnen Chip aus\u00adge\u00adla\u00adgert. I\/O wird bedeu\u00adten: Memo\u00adry-Con\u00adtrol\u00adler, PCI-Express Con\u00adtrol\u00adler, aber bei einem SoC wie Epyc auch SATA-Con\u00adtrol\u00adler, USB-Con\u00adtrol\u00adler, even\u00adtu\u00adell auch Netz\u00adwerk-MACs oder gan\u00adze Netz\u00adwerk-Con\u00adtrol\u00adler. Das wur\u00adde aber noch nicht verraten.<\/p>\n

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Und trotz\u00addem. Sieht man sich das Die auf den gezeig\u00adten Fotos an, dann ist der Chip nur daf\u00fcr zu gro\u00df; erheb\u00adlich zu gro\u00df. Der Gro\u00df\u00adteil eines her\u00adk\u00f6mm\u00adli\u00adchen Dies wird ohne\u00adhin vom Cache belegt. Das sind die auf Dieshots gleich\u00adfor\u00admig erschei\u00adnen\u00adden Berei\u00adche, in denen die SRAM-Zel\u00adlen f\u00fcr die Caches lie\u00adgen. Unter\u00adstellt man, dass auch bei Zen 2 die L3-Caches m\u00f6g\u00adlichst nahe bei den Ker\u00adnen (also in den Chip\u00adlets) plat\u00adziert wer\u00adden, wes\u00adhalb ist dann der I\/O\u2011Chip so rie\u00adsig? Dazu schweigt sich AMD<\/span> lei\u00adder noch v\u00f6l\u00adlig aus.<\/p>\n

Denk\u00adbar w\u00e4re, dass AMD<\/span> zus\u00e4tz\u00adlich zu den L3-Caches, den jedes der 8 Chip\u00adlets besitzt, noch eine wei\u00adte\u00adre Cache\u00adstu\u00adfe vor\u00adge\u00adse\u00adhen hat, dem\u00adnach einen L4-Cache, der dann im I\/O\u2011Chip ste\u00adcken k\u00f6nn\u00adte. Qua\u00adsi wie fr\u00fc\u00adher bei den Sockel-7-Board, wo zus\u00e4tz\u00adlich zu den On-Die-Caches noch ein Cache auf dem Main\u00adboard plat\u00adziert war; hier dann eben nicht auf dem Main\u00adboard, son\u00addern auf dem Chip\u00adtr\u00e4\u00adger. Doch ist das wahr\u00adschein\u00adlich? Bei einem Pro\u00adzes\u00adsor, des\u00adsen L3-Cache ohne\u00adhin schon ver\u00advier\u00adfacht wur\u00adde? Zudem hat San\u00addra kei\u00adnen L4-Cache aus\u00adge\u00adle\u00adsen (was aber nichts hei\u00ad\u00dfen muss, da San\u00addra sicher\u00adlich noch kei\u00adne Rome-Unter\u00adst\u00fct\u00adzung hatte).<\/p>\n

Eben\u00adfalls denk\u00adbar w\u00e4re, dass der L3-Cache nicht mehr in den Chip\u00adlets steckt, son\u00addern im I\/O\u2011Chip plat\u00adziert wur\u00adde. Dann w\u00fcr\u00adde des\u00adsen Gr\u00f6\u00ad\u00dfe ange\u00adsichts von 256 MB<\/span> L3-Cache pas\u00adsen und AMD<\/span> kann sie ja in Sli\u00adces a 16 MB<\/span> orga\u00adni\u00adsiert haben. Aber m\u00fcss\u00adten dann nicht die Chip\u00adlets wesent\u00adlich klei\u00adner sein, wenn sich dort kein gro\u00ad\u00dfer L3-Cache mehr befin\u00addet? Eigent\u00adlich schon. Aller\u00addings muss bedacht wer\u00adden, dass AMD<\/span> die FPU<\/span> von 128 auf 256 Bit auf\u00adge\u00adbohrt hat. Man erin\u00adne\u00adre sich an die Umstel\u00adlung von K8<\/span> auf K10<\/span><\/a>, als AMD<\/span> von einer 64 auf eine 128 Bit FPU<\/span> ging, wie sehr das den Bereich der Ker\u00adne auf\u00adge\u00adbl\u00e4ht hat obwohl (oder weil) die Fer\u00adti\u00adgung mit 65 nm gleich geblie\u00adben war. Die neue 256-Bit-FPU bei Zen 2 gibt es sicher\u00adlich nicht umsonst. Ob die\u00adse allein aller\u00addings erkl\u00e4\u00adren kann, dass die Chip\u00adlets so gro\u00df sind wie sie sind?<\/p>\n

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