{"id":47396,"date":"2019-07-07T15:00:49","date_gmt":"2019-07-07T13:00:49","guid":{"rendered":"https:\/\/www.planet3dnow.de\/cms\/?p=47396"},"modified":"2020-02-13T13:33:30","modified_gmt":"2020-02-13T12:33:30","slug":"zen-2-amd-ryzen-7-3700x-und-ryzen-9-3900x-im-test","status":"publish","type":"post","link":"https:\/\/www.planet3dnow.de\/cms\/47396-zen-2-amd-ryzen-7-3700x-und-ryzen-9-3900x-im-test\/","title":{"rendered":"Zen 2 \u2014 AMD<\/span> Ryzen 7 3700X<\/span> und Ryzen 9 3900X<\/span> im Test"},"content":{"rendered":"

Anfang M\u00e4rz 2017 hat AMD<\/span> mit Zen<\/a> eine neue Pro\u00adzes\u00adsor-Archi\u00adtek\u00adtur vor\u00adge\u00adstellt, wel\u00adche seit\u00adher f\u00fcr ordent\u00adlich Bewe\u00adgung im CPU-Markt gesorgt hat. Heu\u00adte, rund 28 Mona\u00adte sp\u00e4\u00adter, steht mit Zen 2 eine deut\u00adlich \u00fcber\u00adar\u00adbei\u00adte\u00adte Aus\u00adbau\u00adstu\u00adfe in den Start\u00adl\u00f6\u00adchern, die aber\u00admals das Poten\u00adzi\u00adal bie\u00adtet, f\u00fcr Ver\u00adschie\u00adbun\u00adgen der Macht\u00adver\u00adh\u00e4lt\u00adnis\u00adse zu sor\u00adgen. Die\u00adses Mal sogar noch deut\u00adli\u00adcher als 2017, da Intel als direk\u00adter Kon\u00adkur\u00adrent auf\u00adgrund diver\u00adser Pro\u00adble\u00adme tech\u00adnisch ins Hin\u00adter\u00adtref\u00adfen zu gera\u00adten droht.<\/p>\n

Erst\u00adma\u00adli\u00adge Her\u00adstel\u00adlung in 7 nm, 12 Ker\u00adne als (vor\u00ad\u00fcber\u00adge\u00adhen\u00addes) neu\u00ades Top\u00admo\u00addell, die erst\u00adma\u00adli\u00adge Unter\u00adst\u00fct\u00adzung von PCI<\/span> Express 4.0, eine neue Speer\u00adspit\u00adze im Seg\u00adment mit 65 Watt TDP<\/span> \u2013 so lau\u00adten die gro\u00adben Eck\u00adda\u00adten der neu\u00aden CPU-Gene\u00adra\u00adti\u00adon von AMD<\/span>. Zen 2 in Form von Ryzen 3000 \u201cMatis\u00adse\u201d star\u00adtet heu\u00adte mit ins\u00adge\u00adsamt f\u00fcnf Pro\u00adzes\u00adso\u00adren in den Markt, ein sechs\u00adtes Modell ist bereits f\u00fcr den Sep\u00adtem\u00adber ange\u00adk\u00fcn\u00addigt. AMD<\/span> hat Pla\u00adnet 3DNow! mit Mus\u00adtern des Ryzen 7 3700X<\/span> sowie Ryzen 9 3900X<\/span> ver\u00adsorgt, sodass wir die\u00adse zum Launch aus\u00adgie\u00adbig tes\u00adten konn\u00adten. Auf den kom\u00admen\u00adden Sei\u00adten wer\u00adfen wir einen ers\u00adten Blick auf die neu\u00aden Pro\u00adzes\u00adso\u00adren und deren Leis\u00adtungs\u00adf\u00e4\u00adhig\u00adkeit. Ein ers\u00adter Blick des\u00adhalb, weil es schlicht\u00adweg unm\u00f6g\u00adlich war, alle inter\u00ades\u00adsan\u00adten Aspek\u00adte von Ryzen 3000 inner\u00adhalb der bis\u00adher zur Ver\u00adf\u00fc\u00adgung ste\u00adhen\u00adden Test\u00adzeit abzu\u00adar\u00adbei\u00adten. Daher gilt: Nach dem Review ist vor dem Review, Ryzen 3000 wird uns noch eine Wei\u00adle auf Trab hal\u00adten. Und obwohl wir noch l\u00e4ngst nicht fer\u00adtig sind, so haben wir uns schon vie\u00adle Ergeb\u00adnis\u00adse und Erkennt\u00adnis\u00adse erar\u00adbei\u00adtet, die auf den fol\u00adgen\u00adden Sei\u00adten begut\u00adach\u00adtet wer\u00adden k\u00f6nnen.<\/p>\n

Viel Ver\u00adgn\u00fc\u00adgen beim Lesen!
\nBereits von der letz\u00adten AMD-Archi\u00adtek\u00adtur namens Bull\u00addo\u00adzer hin zu Zen konn\u00adte AMD<\/span> eine mitt\u00adle\u00adre Leis\u00adtungs\u00adstei\u00adge\u00adrung pro Takt (\u201cIPC<\/span>\u201d) von 52 Pro\u00adzent errei\u00adchen, nach\u00addem 40 Pro\u00adzent die urspr\u00fcng\u00adli\u00adche Design-Vor\u00adga\u00adbe waren. Das ist ein enor\u00admer Sprung! Manch\u00admal mag man sich fra\u00adgen, ob nicht irgend\u00adwann ein\u00admal ein Limit erreicht ist, nach\u00addem das nun schon seit Jahr\u00adzehn\u00adten so geht. Aber anschei\u00adnend sind wir noch nicht so weit, denn f\u00fcr Zen 2 stellt AMD<\/span> aber\u00admals eine IPC-Stei\u00adge\u00adrung von ca. 15 Pro\u00adzent in Aus\u00adsicht. Wir zei\u00adgen auf die\u00adsen Sei\u00adten, woher die\u00adse kom\u00admen soll.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

L0-Cache<\/strong>
\nMit der Ein\u00adf\u00fch\u00adrung von Zen<\/a> brach\u00adte AMD<\/span> ein Design-Ele\u00adment zur Anwen\u00addung, das bis\u00adhe\u00adri\u00adge AMD-Archi\u00adtek\u00adtu\u00adren noch nicht genutzt hat\u00adten, bei Intel aber seit dem Pen\u00adti\u00adum 4 (Trace-Cache), sp\u00e4\u00adtes\u00adtens seit San\u00addy Bridge in der heu\u00adti\u00adgen Form zum Ein\u00adsatz kam: ein Micro-Op-Cache. Die\u00adser Cache, manch\u00admal auch L0-Cache genannt, h\u00e4lt fer\u00adtig deko\u00addier\u00adte Befeh\u00adle vor, die von den Rechen\u00adein\u00adhei\u00adten sofort aus\u00adge\u00adf\u00fchrt wer\u00adden k\u00f6n\u00adnen, ohne zuvor noch ein\u00admal aus den x86-Befeh\u00adlen deko\u00addiert wer\u00adden zu m\u00fcs\u00adsen. Das ent\u00adlas\u00adtet den Deko\u00adder und spart Strom. Anschei\u00adnend hat sich das Kon\u00adzept bew\u00e4hrt, denn AMD<\/span> hat den Cache gegen\u00ad\u00fcber Zen 1 gleich mal auf 4K<\/span> Instruk\u00adtio\u00adnen verdoppelt.<\/p>\n

L3-Cache<\/strong>
\nVer\u00addop\u00adpelt hat AMD<\/span> auch die Gr\u00f6\u00ad\u00dfe des L3-Cache. Das ist eine oft prak\u00adti\u00adzier\u00adte Vor\u00adge\u00adhens\u00adwei\u00adse, wenn sich durch Ver\u00adklei\u00adne\u00adrung der Fer\u00adti\u00adgungs\u00adstruk\u00adtu\u00adren \u2013 hier 12 nm auf 7 nm \u2013 Spiel\u00adr\u00e4u\u00adme erge\u00adben, die ein\u00adge\u00adspar\u00adte Die-Fl\u00e4\u00adche m\u00f6g\u00adlichst g\u00fcns\u00adtig in mehr Leis\u00adtung zu reinves\u00adtie\u00adren. Da bie\u00adten sich die Caches nat\u00fcr\u00adlich an, da an die\u00adser Stel\u00adle zum einen kaum Ent\u00adwick\u00adlungs\u00adauf\u00adwand anf\u00e4llt und zum ande\u00adren Cache ohne wei\u00adte\u00adres Zutun der Soft\u00adware-Ent\u00adwick\u00adler zu mehr Leis\u00adtung f\u00fchrt. Die Mehr\u00adleis\u00adtung gibt\u2019s hier auto\u00adma\u00adtisch, auch f\u00fcr \u00e4lte\u00adre Soft\u00adware, die nicht mehr z.B. an neu ein\u00adge\u00adf\u00fchr\u00adte SIMD-Befeh\u00adle ange\u00adpasst wird. Da AMD<\/span> die Core-Com\u00adplex-Bau\u00adwei\u00adse bei\u00adbe\u00adhal\u00adten hat (CCX<\/span>), ste\u00adhen je 4 Ker\u00adnen nun nicht mehr 8 MiB, son\u00addern 16 MiB L3-Cache zur Ver\u00adf\u00fc\u00adgung. Je Die kommt AMD<\/span> damit nun auf 32 MiB L3-Cache.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

L1-Cache<\/strong>
\nAuch tie\u00adfer im Kern, an den L1-Caches, hat AMD<\/span> geschraubt. W\u00e4h\u00adrend Zen 1 noch einen L1-Ins\u00adtruc\u00adtion-Cache von 64 KiB auf\u00adwies, muss Zen 2 nun mit 32 KiB aus\u00adkom\u00admen. Nat\u00fcr\u00adlich ver\u00adklei\u00adnert man einen Cache nor\u00adma\u00adler\u00adwei\u00adse nicht ohne Hin\u00adter\u00adge\u00addan\u00adken. Klei\u00adne\u00adre Caches k\u00f6n\u00adnen eine k\u00fcr\u00adze\u00adre Latenz auf\u00adwei\u00adsen, wenn sie ent\u00adspre\u00adchend kon\u00adzi\u00adpiert sind. Zudem hat AMD<\/span> als Gegen\u00adma\u00df\u00adnah\u00adme die Asso\u00adzia\u00adti\u00advi\u00adt\u00e4t von 4\u2011way auf 8\u2011way ver\u00addop\u00adpelt, was den Cache fle\u00adxi\u00adbler und effi\u00adzi\u00aden\u00adter nutz\u00adbar macht. Zudem d\u00fcrf\u00adte bei der Desi\u00adgn\u00ad\u00fcber\u00adle\u00adgung auch der ver\u00adgr\u00f6\u00ad\u00dfer\u00adte Micro-Op-Cache eine Rol\u00adle gespielt haben. W\u00e4h\u00adrend der L1-Ins\u00adtruc\u00adtion-Cache x86-Befeh\u00adle vor dem Deko\u00adder puf\u00adfert, h\u00e4lt der Micro-Op-Cache die bereits deko\u00addier\u00adten RISC-\u00e4hn\u00adli\u00adchen Befeh\u00adle vor. Das ver\u00adrin\u00adgert den Druck auf den Deko\u00adder und damit auch auf den L1-I-Cache, wes\u00adwe\u00adgen AMD<\/span> hier Fl\u00e4\u00adche spa\u00adren konn\u00adte ohne gro\u00df Leis\u00adtung einzub\u00fc\u00dfen.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Wie bei jeder Archi\u00adtek\u00adtur\u00ad\u00fcber\u00adar\u00adbei\u00adtung darf auch bei Zen 2 der Pas\u00adsus \u201cimpro\u00adved branch pre\u00addic\u00adtion\u201d nicht feh\u00adlen. Die Sprung\u00advor\u00adher\u00adsa\u00adge zu ver\u00adbes\u00adsern muss auch Ziel einer moder\u00adnen Out-of-Order-Archi\u00adtek\u00adtur mit hohen Takt\u00adfre\u00adquen\u00adzen und damit rela\u00adtiv lan\u00adgen Pipe\u00adlines sein, denn der\u00adar\u00adti\u00adge Pro\u00adzes\u00adso\u00adren spe\u00adku\u00adlie\u00adren, wohin die Rei\u00adse im Fort\u00adlauf des Codes gehen k\u00f6nn\u00adte und war\u00adten nicht ab, bis die Ent\u00adschei\u00addung \u201cSprung ja oder nein\u201d im Code wirk\u00adlich fest\u00adsteht. Statt\u00addes\u00adsen arbei\u00adten sie Pro\u00adgramm\u00adzwei\u00adge schon auf Ver\u00addacht ab und ver\u00adlas\u00adsen sich dabei auf die Sprung\u00advor\u00adher\u00adsa\u00adge. Lag sie rich\u00adtig, hat der Pro\u00adzes\u00adsor schon jede Men\u00adge Arbeit vor\u00adab auf Ver\u00addacht erle\u00addigt und damit Rechen\u00adzeit ein\u00adge\u00adspart, wo ein In-Order-Pro\u00adzes\u00adsor erst jetzt anfan\u00adgen w\u00fcr\u00adde zu rech\u00adnen. Teu\u00ader wird es jedoch wenn die Sprung\u00advor\u00adher\u00adsa\u00adge falsch lag. Dann m\u00fcs\u00adsen alle vor\u00adab erle\u00addig\u00adten Sachen r\u00fcck\u00adg\u00e4n\u00adgig gemacht, Ergeb\u00adnis\u00adse ver\u00adwor\u00adfen und die Pipe\u00adline geleert wer\u00adden. Ein sol\u00adcher Pipe\u00adline-Flush dau\u00adert etli\u00adche Tak\u00adte und der gesam\u00adte Ablauf kommt ins Sto\u00adcken, sodass eine Sprung\u00advor\u00adher\u00adsa\u00adge mit m\u00f6g\u00adlichst hoher Tref\u00adfer\u00adquo\u00adte unab\u00adding\u00adbar ist. Wie hoch sie bei Zen 2 liegt, ver\u00adr\u00e4t AMD<\/span> lei\u00adder nicht \u2013 \u00fcblich sind mitt\u00adler\u00adwei\u00adle jedoch weit \u00fcber 90 Pro\u00adzent \u2013 nur, dass die Wahr\u00adschein\u00adlich\u00adkeit, dane\u00adben zu lie\u00adgen, um 30 Pro\u00adzent redu\u00adziert wor\u00adden ist. Nach eige\u00adnen Anga\u00adben setzt AMD<\/span> bei Zen 2 einen TAGE<\/span> Branch Pre\u00addic\u00adtor<\/a> ein.<\/p>\n

Mit der Sprung\u00advor\u00adher\u00adsa\u00adge ein\u00adher gehen die Ver\u00adbes\u00adse\u00adrun\u00adgen des Branch Tar\u00adget Buf\u00adfer (BTB<\/span>). Auch hier hat AMD<\/span> gefeilt und den L1BTB<\/span> auf 512 Ein\u00adtr\u00e4\u00adge ver\u00addop\u00adpelt und den L2BTB<\/span> von 4K<\/span> auf 7K<\/span> vergr\u00f6\u00dfert.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Ein mas\u00adsi\u00adver Umbau wur\u00adde an der Flie\u00df\u00adkom\u00adma-Ein\u00adheit (FPU<\/span>) vor\u00adge\u00adnom\u00admen: AMD<\/span> hat die Brei\u00adte der FPU<\/span> glatt ver\u00addop\u00adpelt. 256 Bit k\u00f6n\u00adnen nun auf einen Rutsch ver\u00adar\u00adbei\u00adtet wer\u00adden, wohin\u00adge\u00adgen bis ein\u00adschlie\u00df\u00adlich Zen 1 der\u00adart brei\u00adte Zah\u00adlen auf zwei 128-Bit-Berech\u00adnun\u00adgen auf\u00adge\u00adteilt wer\u00adden muss\u00adten. Die letz\u00adte Ver\u00adgr\u00f6\u00ad\u00dfe\u00adrung der FPU-Brei\u00adte ist schon eine Wei\u00adle her. Beim Wech\u00adsel von K8<\/span> auf K10<\/span> im Jahr 2007<\/a> wur\u00adde hier zuletzt Hand ange\u00adlegt, als es von 64 Bit auf 128 Bit ging. So ein grund\u00adle\u00adgen\u00adder Design\u00adschritt will gut \u00fcber\u00adlegt sein, denn er kos\u00adtet Fl\u00e4\u00adche und nat\u00fcr\u00adlich gibt es die h\u00f6he\u00adre Leis\u00adtung auch in Sachen Strom\u00adver\u00adbrauch nicht umsonst. Zudem nut\u00adzen nur AVX<\/span>\/A\u00adVX2-Befeh\u00adle der\u00adart brei\u00adte Daten\u00adty\u00adpen, sodass folg\u00adlich auch nur sol\u00adche Berech\u00adnun\u00adgen davon pro\u00adfi\u00adtie\u00adren. Anschei\u00adnend hat AMD<\/span> ent\u00adschie\u00adden, dass nun die Zeit reif daf\u00fcr ist und mitt\u00adler\u00adwei\u00adle gen\u00fc\u00adgend Anwen\u00addun\u00adgen AVX<\/span> nut\u00adzen, damit sich eine auf\u00adw\u00e4n\u00addi\u00adge\u00adre FPU<\/span> lohnt. Wir wer\u00adden das nat\u00fcr\u00adlich sp\u00e4\u00adter bei den Bench\u00admarks im Auge behalten.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Neben der FPU<\/span> hat auch die Inte\u00adger-Ein\u00adheit eini\u00adges an Fein\u00adschliff erfah\u00adren. Diver\u00adse ver\u00adgr\u00f6\u00ad\u00dfer\u00adte Puf\u00adfer sowie ver\u00adl\u00e4n\u00adger\u00adte War\u00adte\u00adschlan\u00adgen sind obli\u00adga\u00adto\u00adrisch bei Shrinks. Aber dabei blieb es nicht. AMD<\/span> hat Zen 2 eine zus\u00e4tz\u00adli\u00adche Address Gene\u00adra\u00adti\u00adon Unit (AGU<\/span>) spen\u00addiert, sodass nun ins\u00adge\u00adsamt 7 (statt 6) Befeh\u00adle gleich\u00adzei\u00adtig aus\u00adge\u00adf\u00fchrt wer\u00adden k\u00f6n\u00adnen, sofern der Befehls\u00admix genau zur Anzahl der Ein\u00adhei\u00adten passt. Zudem soll AMDs Imple\u00admen\u00adtie\u00adrung von Simul\u00adta\u00adneous Mul\u00adti\u00adth\u00adre\u00ada\u00adding (SMT<\/span>) ver\u00adbes\u00adsert wor\u00adden sein und zu weni\u00adger Locks f\u00fch\u00adren, was den Gesamt\u00addurch\u00adsatz ver\u00adbes\u00adsern soll.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Bez\u00fcg\u00adlich Load\/Store hat AMD<\/span> offen\u00adbar eini\u00adge Fla\u00adschen\u00adh\u00e4l\u00adse im Kern gewei\u00adtet. Nicht nur die Latenz beim Zugriff auf den L2<\/span> DTLB<\/span> soll ver\u00adk\u00fcrzt wor\u00adden sein, auch die Band\u00adbrei\u00adte wur\u00adde an meh\u00adre\u00adren Stel\u00adlen erh\u00f6ht, beim L1<\/span> glatt ver\u00addop\u00adpelt, sodass die brei\u00adte\u00adren Rechen\u00adwer\u00adke auch schnell genug mit Daten ver\u00adsorgt wer\u00adden k\u00f6n\u00adnen und nicht leer\u00adlau\u00adfen. Dank der h\u00f6he\u00adren Trans\u00adfer\u00adra\u00adte k\u00f6n\u00adnen auch die Pre\u00adfet\u00adcher etwas gr\u00f6\u00df\u00adz\u00fc\u00adgi\u00adger agie\u00adren ohne dabei die \u201cnor\u00adma\u00adlen\u201d Trans\u00adfers zu bremsen.<\/p>\n

Vom Cache-Auf\u00adbau her bleibt alles beim alten. Der L2-Cache ist uni\u00adfied, tr\u00e4gt also Daten und Instruk\u00adtio\u00adnen und steht jedem Kern \u201cpri\u00advat\u201d in 512 KiB Gr\u00f6\u00ad\u00dfe zur Ver\u00adf\u00fc\u00adgung. Der L3-Cache \u2013 nun in dop\u00adpel\u00adter Gr\u00f6\u00ad\u00dfe vor\u00adhan\u00adden \u2013 ist wei\u00adter\u00adhin ein Vic\u00adtim-Cache des L2<\/span>. Das hei\u00dft, im L3-Cache lan\u00addet das, was vor\u00adher aus den L2-Caches her\u00adaus\u00adge\u00adfal\u00adlen ist, in der Hoff\u00adnung, dass es im wei\u00adte\u00adren Pro\u00adgramm\u00adver\u00adlauf noch\u00admal ben\u00f6\u00adtigt wird. Durch die\u00adse Design-Phi\u00adlo\u00adso\u00adphie lie\u00adgen Daten \u2013 anders als bei Intel \u2013 nie\u00admals gleich\u00adzei\u00adtig in L2-<\/span> und L3-Cache.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n


\nDie grund\u00ads\u00e4tz\u00adli\u00adche Zen-2-Archi\u00adtek\u00adtur haben wir beleuch\u00adtet, nun sehen wir uns an, wie AMD<\/span> dar\u00adaus die CPU<\/span> Matis\u00adse ali\u00adas Ryzen 3000 geformt hat.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Wie mit Zen ein\u00adge\u00adf\u00fchrt besteht auch ein Zen-2-Die wie\u00adder aus zwei CCX<\/span> mit je 4 Ker\u00adnen. Der CCX-eige\u00adne L3-Cache wur\u00adde wie erw\u00e4hnt ver\u00addop\u00adpelt, das Die aus zwei CCX<\/span> nennt AMD<\/span> nun CCD<\/span>, was f\u00fcr Com\u00adpu\u00adte Cache Die ste\u00adhen d\u00fcrfte.<\/p>\n

Anders als noch bei Zen 1 ent\u00adh\u00e4lt das Die nun aller\u00addings kei\u00adner\u00adlei I\/O mehr; kei\u00adnen Memo\u00adry-Con\u00adtrol\u00adler, kei\u00adne PCIe-Con\u00adtrol\u00adler, kei\u00adne SoC-Kom\u00adpo\u00adnen\u00adten wie USB<\/span>, SATA<\/span>, etc. Die\u00adse Sachen hat AMD<\/span> nun in ein IO-Die (cIOD) aus\u00adge\u00adla\u00adgert. Ein Ryzen 3000 \u201cMatis\u00adse\u201d besteht also nicht mehr aus einem Die, son\u00addern aus zwei\u00aden; mindestens.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\u00c4hn\u00adlich wie zuvor schon bei Thre\u00adad\u00adrip\u00adper rea\u00adli\u00adsiert AMD<\/span> mehr als 8 Ker\u00adne nicht mit\u00adhil\u00adfe eines gr\u00f6\u00ad\u00dfe\u00adren Dies mit mehr Ker\u00adnen, son\u00addern mit\u00adhil\u00adfe von meh\u00adre\u00adren zusam\u00admen\u00adge\u00adschal\u00adte\u00adten Dies, im Fal\u00adle von Ryzen 3000 \u201cMatis\u00adse\u201d mit zwei CCDs. Im Unter\u00adschied zu Thre\u00adad\u00adrip\u00adper 1000 und 2000 sind hier jedoch die genann\u00adten IO-Kom\u00adpo\u00adnen\u00adten nicht mehr\u00adfach vor\u00adhan\u00adden, son\u00addern nur ein\u00adfach im cIOD, egal ob ein oder zwei CCDs ver\u00adbaut sind.<\/p>\n

Der Hin\u00adter\u00adge\u00addan\u00adke ist klar: klei\u00adne Dies sind ein\u00adfa\u00adcher und kos\u00adten\u00adg\u00fcns\u00adti\u00adger zu fer\u00adti\u00adgen, auch die Aus\u00adbeu\u00adte (Yield) ist h\u00f6her, als bei einem gro\u00ad\u00dfen mono\u00adli\u00adthi\u00adschen Die. Doch was ist aus der Pro\u00adkla\u00adma\u00adti\u00adon von nati\u00adven x\u2011Kern-Pro\u00adzes\u00adso\u00adren gewor\u00adden, bei\u00adspiels\u00adwei\u00adse zur Markt\u00adein\u00adf\u00fch\u00adrung des AMD<\/span> Phe\u00adnom<\/a>, bei dem AMD<\/span> als gro\u00ad\u00dfen Vor\u00adteil pries, dass er eben nicht aus zwei Dual-Core-Dies bestand, son\u00addern aus einem \u201cnati\u00adven\u201d Quad-Core-Die? Klei\u00adne\u00adre Dies waren damals wie heu\u00adte ein\u00adfa\u00adcher und g\u00fcns\u00adti\u00adger zu fer\u00adti\u00adgen. Das Pro\u00adblem war damals jedoch, wie man meh\u00adre\u00adre Dies zusam\u00admen\u00adschal\u00adtet ohne dass die Leis\u00adtung dar\u00adun\u00adter litt. Bei Intel wur\u00adde dies sei\u00adner\u00adzeit \u00fcber den lang\u00adsa\u00admen Fronts\u00adide-Bus bewerk\u00adstel\u00adligt, was nicht wirk\u00adlich ide\u00adal war. In die rich\u00adti\u00adge Rich\u00adtung ging es bei sp\u00e4\u00adte\u00adren AMD<\/span> Opte\u00adrons (\u201cMagny Cours\u201d)<\/a>, die im Mul\u00adti-Chip-Lay\u00adout \u00fcber Hyper\u00adTrans\u00adport ver\u00adbun\u00adden wur\u00adden. \u00c4hn\u00adlich wird es auch bei Thre\u00adad\u00adrip\u00adper gemacht und auch hier bei Ryzen 3000 \u201cMatis\u00adse\u201d, nur dass nicht mehr Hyper\u00adTrans\u00adport<\/a> zum Ein\u00adsatz kommt, son\u00addern das dar\u00adaus ent\u00adwi\u00adckel\u00adte Infi\u00adni\u00adty Fabric. Erst damit ist die Band\u00adbrei\u00adte hoch und die Latenz nied\u00adrig genug, dass man den Vor\u00adteil der klei\u00adne\u00adren Dies mit\u00adneh\u00admen kann ohne in Sachen Leis\u00adtung Ein\u00adbu\u00ad\u00dfen inkauf neh\u00admen zu m\u00fcssen.<\/p>\n

Die Lese\u00adge\u00adschwin\u00addig\u00adkeit zwi\u00adschen CCD<\/span> und cIOD liegt bei 32 B\/cycle. Was die Gra\u00adfik nicht zeigt ist, dass die Schreib\u00adge\u00adschwin\u00addig\u00adkeit nur 16 B\/cycle betr\u00e4gt. AMD<\/span> begr\u00fcn\u00addet dies damit, dass rei\u00adne Schreib\u00adzu\u00adgrif\u00adfe bei Desk\u00adtop-Workloads eher sel\u00adten sind und man so Die-Fl\u00e4\u00adche und Strom\u00adver\u00adbrauch spa\u00adren woll\u00adte. Wir wer\u00adden sp\u00e4\u00adter noch sehen, ob und wie sich das auswirkt.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Trotz der auf\u00adw\u00e4n\u00addi\u00adge\u00adren Rechen\u00adwer\u00adke (z.B. dop\u00adpelt so brei\u00adte FPU<\/span>) ist es AMD<\/span> dank der neu\u00aden 7\u2011nm-Fer\u00adti\u00adgung von TSMC<\/span> gelun\u00adgen, die Takt\u00adfre\u00adquen\u00adzen zu erh\u00f6\u00adhen, was im Zusam\u00admen\u00adspiel mit der h\u00f6he\u00adren IPC<\/span> und der optio\u00adnal je nach Modell erh\u00f6h\u00adten Anzahl an Ker\u00adnen zu einer deut\u00adli\u00adchen Leis\u00adtungs\u00adstei\u00adge\u00adrung f\u00fch\u00adren soll.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

AMD<\/span> ver\u00adspricht eine deut\u00adlich ver\u00adk\u00fcrz\u00adte \u201ceffek\u00adti\u00adve\u201d Spei\u00adcher\u00adla\u00adtenz. Das l\u00e4sst Spiel\u00adraum f\u00fcr Inter\u00adpre\u00adta\u00adtio\u00adnen, denn die Aus\u00adla\u00adge\u00adrung des IO-Bereichs und damit auch des Memo\u00adry-Con\u00adtrol\u00adlers in ein eige\u00adnes Die kann eigent\u00adlich nur zu l\u00e4n\u00adge\u00adren und nicht zu k\u00fcr\u00adze\u00adren Laten\u00adzen f\u00fch\u00adren gegen\u00ad\u00fcber einem inte\u00adgrier\u00adten Memo\u00adry-Con\u00adtrol\u00adler; zumin\u00addest nicht ohne Gegen\u00adma\u00df\u00adnah\u00admen. Was AMD<\/span> hier wohl meint ist, dass der ver\u00adgr\u00f6\u00ad\u00dfer\u00adte L3-Cache (\u201cGame\u00adcache\u201d) sel\u00adte\u00adner RAM-Zugrif\u00adfe erfor\u00addert und falls doch, Ryzen 3000 \u201cMatis\u00adse\u201d dank der nun auch offi\u00adzi\u00adell unter\u00adst\u00fctz\u00adten DDR4-3200<\/span> \u2013 per Over\u00adclo\u00adcking nat\u00fcr\u00adlich noch viel mehr, aber dazu sp\u00e4\u00adter \u2013 die Daten schnel\u00adler lie\u00adfern kann. Daher wohl die For\u00admu\u00adlie\u00adrung \u201ceffek\u00adti\u00adve\u201d Spei\u00adcher\u00adla\u00adtenz. Die tat\u00ads\u00e4ch\u00adli\u00adche Spei\u00adcher\u00adla\u00adtenz, also vom Kom\u00adman\u00addo \u201chey, die Daten sind nicht im Cache, ich brau\u00adche sie aus dem RAM<\/span>\u201d bis zur Lie\u00adfe\u00adrung muss ob der Zustel\u00adlung \u00fcber Infi\u00adni\u00adty Fabric aus einem exter\u00adnen Die l\u00e4n\u00adger dau\u00adern. Auch das wer\u00adden wir pr\u00fcfen.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Win\u00addows-Sche\u00addu\u00adler<\/strong>
\nAMD-Pro\u00adzes\u00adso\u00adren und die jewei\u00adli\u00adgen Win\u00addows-Sche\u00addu\u00adler ihrer Zeit waren nicht immer die bes\u00adten Freun\u00adde. Man den\u00adke nur an Win\u00addows 7, das mit der eigen\u00adwil\u00adli\u00adgen Modul-Bau\u00adwei\u00adse der Bull\u00addo\u00adzer-Pro\u00adzes\u00adso\u00adren<\/a> nicht warm wur\u00adde und daher gepatcht wer\u00adden muss\u00adte<\/a> oder die dama\u00adli\u00adgen K8<\/span> Dual-Cores, die sich als Hyper\u00adTh\u00adre\u00ada\u00adding-Pro\u00adzes\u00adso\u00adren aus\u00adge\u00adben muss\u00adten, weil Win\u00addows XP<\/span> Home kei\u00adnen SMP-Sup\u00adport bot. Und auch mit der j\u00fcngs\u00adten Zen-Archi\u00adtek\u00adtur arbei\u00adtet der Sche\u00addu\u00adler von Win\u00addows 10 nicht opti\u00admal<\/a> zusam\u00admen, denn die\u00adser kann nicht unter\u00adschei\u00adden zwi\u00adschen nahen Ker\u00adnen inner\u00adhalb eines CCX<\/span> und fer\u00adnen Ker\u00adnen in einem ande\u00adren CCX<\/span> oder gar einem ande\u00adren CCD<\/span>. F\u00fcr den Win\u00addows-Sche\u00addu\u00adler ist oder war Zen bis\u00adher ein mono\u00adli\u00adthi\u00adscher 8\u2011Kern-Pro\u00adzes\u00adsor.<\/p>\n

<\/a><\/p>\n

Seit Win\u00addows 10 \u201cMay 2019 Update\u201d ali\u00adas Ver\u00adsi\u00adon 1903 soll die\u00adses Pro\u00adblem nun beho\u00adben sein. Dank \u201cTopo\u00adlo\u00adgy Awa\u00adre\u00adness\u201d erkennt der Win\u00addows-Sche\u00addu\u00adler nun, dass es bes\u00adser ist, meh\u00adre\u00adre Threads eines Tasks inner\u00adhalb eines CCX<\/span> ablau\u00adfen zu las\u00adsen, da hier die Laten\u00adzen am k\u00fcr\u00adzes\u00adten sind, statt die Last wahl\u00adlos \u00fcber die CCX<\/span> hin\u00adweg zu ver\u00adtei\u00adlen. Das soll je nach Workload zu h\u00f6he\u00adrer Leis\u00adtung f\u00fch\u00adren. Von die\u00adser Ver\u00adbes\u00adse\u00adrung pro\u00adfi\u00adtiert im \u00fcbri\u00adgen nicht nur Zen 2, son\u00addern auch die bis\u00adhe\u00adri\u00adgen Zen-Pro\u00adzes\u00adso\u00adren, sodass Win\u00addows-10-User ein bal\u00addi\u00adges Upgrade auf v1903 in Erw\u00e4\u00adgung zie\u00adhen sollten.<\/p>\n

<\/a>CPPC2<\/span><\/strong>
\nEine wei\u00adte\u00adre \u00c4nde\u00adrung dies\u00adbe\u00adz\u00fcg\u00adlich \u2013 aller\u00addings ist daf\u00fcr zwin\u00adgend eine Zen-2-CPU erfor\u00adder\u00adlich \u2013 betrifft die Art und Wei\u00adse, wie die Takt\u00adfre\u00adquenz in Abh\u00e4n\u00adgig\u00adkeit von der Last gesteu\u00adert wird. Bei bis\u00adhe\u00adri\u00adgen AMD-CPUs erfolg\u00adte dies \u00fcber die P\u2011States. Die\u00adse sind jedoch rela\u00adtiv tr\u00e4\u00adge. Gera\u00adde bei Workloads, die aus dem Idle her\u00adaus nur kurz\u00adzei\u00adtig Leis\u00adtung for\u00addern, z. B. Sur\u00adfen, ver\u00adweilt eine her\u00adk\u00f6mm\u00adli\u00adche CPU<\/span> unn\u00f6\u00adtig lan\u00adge auf nied\u00adri\u00adger Fre\u00adquenz und bis die vol\u00adle Leis\u00adtung anliegt, ist die Auf\u00adga\u00adbe schon erledigt.<\/p>\n

Bei Intel ist daher seit Sky\u00adla\u00adke eine Tech\u00adnik namens Speed Shift im Ein\u00adsatz, die es der CPU<\/span> erm\u00f6g\u00adlicht, das Rauf- und Run\u00adter\u00adtak\u00adten selbst zu steu\u00adern und damit wesent\u00adlich flin\u00adker auf Last\u00ad\u00e4n\u00adde\u00adrun\u00adgen zu reagie\u00adren als auf her\u00adk\u00f6mm\u00adli\u00adchem Weg. Daf\u00fcr war die Unter\u00adst\u00fct\u00adzung per Betriebs\u00adsys\u00adtem erfor\u00adder\u00adlich, was seit Win\u00addows 10 Ver\u00adsi\u00adon 1511 der Fall ist.<\/p>\n

Eine \u00e4hn\u00adli\u00adche Steue\u00adrung ist nun auch in Zen 2 imple\u00admen\u00adtiert. Sie nutzt das UEFI-Fea\u00adture \u201cCol\u00adla\u00adbo\u00adra\u00adti\u00adve Power and Per\u00adfor\u00admance Con\u00adtrol \u201d (CPPC2<\/span>) wie in den ACPI<\/span>\u20115.1\u2011Spezifikationen unter Absatz 8.4.5 beschrie\u00adben. Zur Frei\u00adschal\u00adtung ist neben Win\u00addows 10 Ver\u00adsi\u00adon 1903 der AMD-Chip\u00adsatz-Trei\u00adber ab Ver\u00adsi\u00adon 1.07.07.0725 erfor\u00adder\u00adlich. So soll eine D\u00e4um\u00adchen dre\u00adhen\u00adde Zen-2-CPU in 1 bis 2 ms aus dem Quark kom\u00admen statt in ca. 30 ms wie unter bis\u00adhe\u00adri\u00adgen Umst\u00e4n\u00adden via P\u2011States.<\/p>\n\n

\"Pr\u00e4sentation<\/a><\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
 <\/th>\nX570<\/span><\/strong><\/th>\nX470<\/span><\/strong><\/th>\nB450<\/span><\/strong><\/th>\nX370<\/span><\/strong><\/th>\nB350<\/span><\/strong><\/th>\nA320<\/span><\/strong><\/th>\n<\/tr>\n<\/thead>\n
Launch<\/td>\nJuli 2019<\/td>\nApril 2018<\/td>\nJuli 2018<\/td>\nM\u00e4rz 2017<\/td>\nM\u00e4rz 2017<\/td>\nM\u00e4rz 2017<\/td>\n<\/tr>\n
Her\u00adstel\u00adler<\/td>\nAMD<\/span><\/td>\nASMe\u00addia<\/td>\nASMe\u00addia<\/td>\nASMe\u00addia<\/td>\nASMe\u00addia<\/td>\nASMe\u00addia<\/td>\n<\/tr>\n
Platt\u00adform<\/td>\nBix\u00adby<\/td>\nPro\u00admon\u00adto\u00adry<\/td>\nPro\u00admon\u00adto\u00adry<\/td>\nPro\u00admon\u00adto\u00adry<\/td>\nPro\u00admon\u00adto\u00adry<\/td>\nPro\u00admon\u00adto\u00adry<\/td>\n<\/tr>\n
Fer\u00adti\u00adgung<\/td>\n14 nm<\/td>\n55 nm<\/td>\n55 nm<\/td>\n55 nm<\/td>\n55 nm<\/td>\n55 nm<\/td>\n<\/tr>\n
Packa\u00adge<\/td>\n768 Ball OBGA<\/span><\/td>\n583 Ball LFBGA<\/span><\/td>\n583 Ball LFBGA<\/span><\/td>\n583 Ball LFBGA<\/span><\/td>\n583 Ball LFBGA<\/span><\/td>\n583 Ball LFBGA<\/span><\/td>\n<\/tr>\n
TDP<\/span><\/td>\n11,2 \u2014 14,9 Watt<\/td>\n5,8 Watt<\/td>\n3,2 Watt<\/td>\n5,8 Watt<\/td>\n3,8 Watt<\/td>\n3,2 Watt<\/td>\n<\/tr>\n
Idle Power<\/td>\n?<\/td>\n< 2 Watt<\/td>\n< 2 Watt<\/td>\n> 2 Watt<\/td>\n> 2 Watt<\/td>\n> 2 Watt<\/td>\n<\/tr>\n
Spei\u00adcher offiziell<\/td>\n3.200 MHz<\/td>\n2.933 MHz<\/td>\n2.933 MHz<\/td>\n2.666 MHz<\/td>\n2.666 MHz<\/td>\n2.666 MHz<\/td>\n<\/tr>\n
XFR2<\/span><\/td>\nja1<\/sup><\/td>\nja1<\/sup><\/td>\nja1<\/sup><\/td>\nja<\/td>\nja<\/td>\nja<\/td>\n<\/tr>\n
PBO<\/span><\/td>\nja2<\/sup><\/td>\nja<\/td>\nja<\/td>\nNein<\/td>\nNein<\/td>\nNein<\/td>\n<\/tr>\n
PCIe-Lanes (mit CPU<\/span>)<\/td>\n40<\/td>\n38<\/td>\n28<\/td>\n38<\/td>\n28<\/td>\n24<\/td>\n<\/tr>\n
PCIe 4.0 \u00fcber Chipsatz<\/td>\nja<\/td>\nnein<\/td>\nnein<\/td>\nnein<\/td>\nnein<\/td>\nnein<\/td>\n<\/tr>\n
1<\/sup> Enhan\u00adced XFR<\/span> in Ver\u00adbin\u00addung mit min\u00addes\u00adtens Ryzen 2000
\n2<\/sup> Neue Ver\u00adsi\u00adon nur in Ver\u00adbin\u00addung mit Ryzen 3000 und dem X570-Chipsatz<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Zusam\u00admen mit Matis\u00adse f\u00fchrt AMD<\/span> auch einen neu\u00aden \u201cChip\u00adsatz\u201d ein, den AMD<\/span> X570<\/span>. Zu dem Begriff \u201cChip\u00adsatz\u201d, der so ja nicht mehr stimmt, da Ryzen ein SoC ist, haben wir uns bereits bei der Markt\u00adein\u00adf\u00fch\u00adrung vor zwei Jah\u00adren aus\u00adge\u00adlas\u00adsen<\/a>. Da AMD<\/span> den Begriff aber wei\u00adter\u00adhin nutzt, wer\u00adden auch wir das tun, um Irri\u00adta\u00adtio\u00adnen zu vermeiden.<\/p>\n

Neu am X570<\/span> ist, dass es sich hier\u00adbei nicht mehr um den Pro\u00admon\u00adto\u00adry-Zusatz\u00adchip han\u00addelt, der von ASMe\u00addia ent\u00adwi\u00adckelt wur\u00adde, son\u00addern um einen AMD-eige\u00adnen Chip. Laut AMD<\/span> wur\u00adde die\u00adser vom cIOD des Matis\u00adse abge\u00adlei\u00adtet, wird aller\u00addings nicht in 12 nm bei Glo\u00adbal\u00adFound\u00adries gefer\u00adtigt, son\u00addern im g\u00fcns\u00adti\u00adge\u00adren 14-nm-Ver\u00adfah\u00adren des Ur-Ryzen. Damit konn\u00adte sich AMD<\/span> die Ent\u00adwick\u00adlung eines sepa\u00adra\u00adten Chips spa\u00adren und die sel\u00adbe Tech\u00adnik an zwei v\u00f6l\u00adlig unter\u00adschied\u00adli\u00adchen Stel\u00adlen zum Ein\u00adsatz bringen.<\/p>\n

Key\u00adfea\u00adture des X570<\/span> ist, dass er \u00fcber PCIe 4.0 mit dem PCI-Express-Con\u00adtrol\u00adler im Pro\u00adzes\u00adsor ver\u00adbun\u00adden ist, sofern ein Ryzen 3000 \u201cMatis\u00adse\u201d zum Ein\u00adsatz kommt. Und auch die PCIe-Slots, die vom Chip und nicht vom Pro\u00adzes\u00adsor zur Ver\u00adf\u00fc\u00adgung gestellt wer\u00adden, unter\u00adst\u00fct\u00adzen nun PCIe 4.0. Daf\u00fcr ist aller\u00addings auch eine h\u00f6he\u00adre Leis\u00adtungs\u00adauf\u00adnah\u00adme die Fol\u00adge, wes\u00adwe\u00adgen der X570<\/span> auf den meis\u00adten Main\u00adboards aktiv gek\u00fchlt wer\u00adden muss.<\/p>\n

So ist AMD<\/span> die\u00adses Mal Vor\u00adrei\u00adter, denn eine PCIe\u20114.0\u2011Plattform kann Intel der\u00adzeit nicht bie\u00adten. Vor Mit\u00adte 2020 mit Rocket Lake\u2011S und Tiger Lake\u2011S d\u00fcrf\u00adten von Intel auch kei\u00adne ent\u00adspre\u00adchen\u00adden Platt\u00adfor\u00admen mit die\u00adsem Fea\u00adture zu erwar\u00adten sein.<\/p>\n

Damit Anwen\u00adder einen Nut\u00adzen aus der gegen\u00ad\u00fcber PCIe 3.0 ver\u00addop\u00adpel\u00adten Trans\u00adfer\u00adra\u00adte zie\u00adhen k\u00f6n\u00adnen, bedarf es nat\u00fcr\u00adlich auch ent\u00adspre\u00adchen\u00adder PCIe\u20114.0\u2011Ger\u00e4te. Eines davon lie\u00adfert AMD<\/span> zum Launch selbst. Die neu\u00aden Gra\u00adfik\u00adkar\u00adten AMD<\/span> Rade\u00adon RX<\/span> 5700 mit Navi-GPU beherr\u00adschen PCIe 4.0.<\/p>\n

Aller\u00addings hat die Ver\u00adgan\u00adgen\u00adheit schon mehr\u00adfach gezeigt, dass Gra\u00adfik\u00adkar\u00adten, ins\u00adbe\u00adson\u00adde\u00adre wenn sie als Sin\u00adgle-GPU im Sys\u00adtem agie\u00adren \u2013 gar nicht so band\u00adbrei\u00adten\u00adhung\u00adrig sind und selbst PCIe 3.0 x8 gegen\u00ad\u00fcber x16 meist kaum Leis\u00adtungs\u00adun\u00adter\u00adschie\u00adde in der Pra\u00adxis zuta\u00adge f\u00f6rderte.<\/p>\n

<\/a><\/p>\n

Anders sieht es im Sto\u00adrage-Bereich aus, also z.B. bei schnel\u00adlen NVMe-SSDs, die via PCIe direkt ange\u00adbun\u00adden sind. Hier stie\u00ad\u00dfen die schnells\u00adten Ver\u00adtre\u00adter bereits an das Limit von PCIe 3.0 bei 4 GB<\/span>\/s brut\u00adto, sodass hier gera\u00adde recht\u00adzei\u00adtig ein Fla\u00adschen\u00adhals gewei\u00adtet wird. Mit PCIe 4.0 ste\u00adhen den han\u00addels\u00ad\u00fcb\u00adli\u00adchen M.2\u2011SSDs mit x4-Anbin\u00addung dann 8 GB<\/span>\/s brut\u00adto zur Ver\u00adf\u00fc\u00adgung. Ers\u00adte PCIe\u20114.0\u2011SSDs wur\u00adden bereits ange\u00adk\u00fcn\u00addigt<\/a>, aller\u00addings k\u00f6n\u00adnen die Con\u00adtrol\u00adler das neue Limit aktu\u00adell noch nicht aus\u00adrei\u00adzen. Hier ist noch Luft f\u00fcr k\u00fcnf\u00adti\u00adge SSD-Modelle.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Sockel-AM4-Kom\u00adpa\u00adti\u00adbi\u00adli\u00adt\u00e4t<\/strong>
\nErfreu\u00adlich ist, dass AMD<\/span> es geschafft hat, Matis\u00adse trotz aller \u00c4nde\u00adrun\u00adgen im Auf\u00adbau in das Kor\u00adsett des Sockel AM4<\/span> zu zw\u00e4n\u00adgen. Mit ent\u00adspre\u00adchen\u00adden BIOS-Updates der Her\u00adstel\u00adler kann Ryzen 3000 damit auch auf zwei Jah\u00adre alten Main\u00adboards per Drop-In-Upgrade lau\u00adfen. Da AM4<\/span> bereits 2016 f\u00fcr OEMs mit Bris\u00adtol Ridge ein\u00adge\u00adf\u00fchrt<\/a> wur\u00adde und \u00fcber Sum\u00admit Ridge, Raven Ridge, Pin\u00adna\u00adcle Ridge, Picas\u00adso und nun Matis\u00adse ins\u00adge\u00adsamt ein hal\u00adbes Dut\u00adzend CPU-Fami\u00adli\u00aden auf\u00adneh\u00admen kann, k\u00f6nn\u00adte es die viel\u00adsei\u00adtigs\u00adte Platt\u00adform wer\u00adden, die AMD<\/span> jemals gebaut hat. Mit Ver\u00admeer und Renoir d\u00fcrf\u00adten im n\u00e4chs\u00adten Jahr sogar noch zwei fol\u00adgen, die eben\u00adfalls f\u00fcr den Sockel AM4<\/span> vor\u00adge\u00adse\u00adhen sind. Nur bis der Sockel AM3<\/span>\/AM3<\/span>+ in Sachen Lauf\u00adzeit \u00fcber\u00adbo\u00adten wird, m\u00fcs\u00adsen noch ein paar Jah\u00adre vergehen.<\/p>\n

<\/a><\/p>\n

Nat\u00fcr\u00adlich wer\u00adden die Betrei\u00adber \u00e4lte\u00adrer AM4-Sys\u00adte\u00adme nicht in den Genuss aller Fea\u00adtures von Matis\u00adse kom\u00admen. Die bekommt man aktu\u00adell nur bei Ver\u00adwen\u00addung eines X570-Main\u00adboards. Wo die Unter\u00adschie\u00adde lie\u00adgen, zeigt obi\u00adge Tabel\u00adle, wo man gegen\u00ad\u00fcber dem Mit\u00adbe\u00adwerb steht, zeigt das AMD-Schaubild.<\/p>\n

Spect\u00adre &<\/span> Co.<\/strong>
\nAnfang des Jah\u00adres 2018 schreck\u00adte eine neue Klas\u00adse an Sicher\u00adheits\u00adl\u00fc\u00adcken<\/a> die IT-Welt auf, durch die sich die Arbeits\u00adwei\u00adse moder\u00adner Out-of-Order-Pro\u00adzes\u00adso\u00adren aus\u00adnut\u00adzen l\u00e4sst. Durch Sei\u00adten\u00adka\u00adnal-Atta\u00adcken lie\u00ad\u00dfen sich Daten abgrei\u00adfen, auf die nor\u00adma\u00adler\u00adwei\u00adse kein Zugriff bestehen soll\u00adte. Den Anfang mach\u00adten Melt\u00addown und Spect\u00adre, und es folg\u00adten noch vie\u00adle wei\u00adte\u00adre, wes\u00adwe\u00adgen wir auf unse\u00adre dama\u00adli\u00adge Bericht\u00aderstat\u00adtung<\/a> verweisen.<\/p>\n

Um die Aus\u00adwir\u00adkun\u00adgen die\u00adser L\u00fccken zu lin\u00addern, muss\u00adten Betriebs\u00adsys\u00adte\u00adme ange\u00adpasst wer\u00adden, Trei\u00adber, Brow\u00adser und die Her\u00adstel\u00adler scho\u00adben Micro\u00adcode-Updates nach, die Funk\u00adtio\u00adnen in den CPUs nach\u00adr\u00fcs\u00adte\u00adten, um den Betriebs\u00adsys\u00adte\u00admen zu hel\u00adfen, die L\u00f6cher zu stop\u00adfen. Zu Beginn kos\u00adte\u00adte dies enorm Leis\u00adtung. Im Lau\u00adfe der Zeit, nach der ers\u00adten Panik und nach\u00addem cle\u00adve\u00adrer pro\u00adgram\u00admier\u00adte L\u00f6sun\u00adgen gefun\u00adden wur\u00adden, wur\u00adde es bes\u00adser. Trotz\u00addem w\u00e4re es nat\u00fcr\u00adlich opti\u00admal, wenn die L\u00f6cher in Hard\u00adware gestopft w\u00fcr\u00adden und nicht mit\u00adtels halb\u00adsei\u00adder Microcode-Hacks.<\/p>\n

<\/a><\/p>\n

Im Gegen\u00adsatz zu Intel, die prak\u00adtisch von jeder ent\u00addeck\u00adten L\u00fccke die\u00adser Gat\u00adtung betrof\u00adfen waren, sind AMD-Pro\u00adzes\u00adso\u00adren nur f\u00fcr ein\u00adzel\u00adne Sze\u00adna\u00adri\u00aden anf\u00e4l\u00adlig, n\u00e4m\u00adlich f\u00fcr die der Spect\u00adre-Klas\u00adse (Spect\u00adre 1\/2\/NG<\/span>). Die\u00adse hat AMD<\/span> nun per Hard\u00adware geschlos\u00adsen, sodass Miti\u00adga\u00adtio\u00adnen mit ande\u00adren leis\u00adtungs\u00admin\u00addern\u00adden Mit\u00adteln unter\u00adblei\u00adben k\u00f6n\u00adnen. Allein dadurch soll\u00adte Zen 2 gegen\u00ad\u00fcber Zen 1 leich\u00adte Vor\u00adtei\u00adle haben.<\/p>\n\n

Wer die letz\u00adten Sei\u00adten nur \u00fcber\u00adflo\u00adgen hat, k\u00f6nn\u00adte den Ein\u00addruck gewin\u00adnen, Matis\u00adse w\u00e4re nichts wei\u00adter als ein paar zusam\u00admen\u00adge\u00adkleb\u00adte Dies, \u201cclued tog\u00ade\u00adther\u201d, wie Mit\u00adbe\u00adwer\u00adber Intel vor zwei Jah\u00adren bei der Vor\u00adstel\u00adlung des Thre\u00adad\u00adrip\u00adper despek\u00adtier\u00adlich l\u00e4s\u00adter\u00adte. Dass das alles nicht so ein\u00adfach ist wie es in der Theo\u00adrie klingt und jede Design-Ent\u00adschei\u00addung wohl\u00addurch\u00addacht war, hat AMD<\/span> scheints zu fol\u00adgen\u00adden Schau\u00adbil\u00addern bewo\u00adgen. Allein die Ver\u00addrah\u00adtung der bis zu drei Dies auf einem klei\u00adnen Tr\u00e4\u00adger, wie es AM4<\/span> nun ein\u00admal ist, ist ein wah\u00adres Kunst\u00adwerk, f\u00fcr des\u00adsen Rea\u00adli\u00adsie\u00adrung sogar die Fer\u00adti\u00adgungs\u00adma\u00adschi\u00adnen f\u00fcr das Packa\u00adge ange\u00adpasst wer\u00adden mussten.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Spei\u00adcher-Sup\u00adport<\/strong>
\nDie Markt\u00adein\u00adf\u00fch\u00adrung des ers\u00adten Ryzen im Fr\u00fch\u00adjahr 2017 ver\u00adlief alles ande\u00adre als rei\u00adbungs\u00adlos<\/a>. W\u00e4h\u00adrend die CPU<\/span> selbst von Beginn an \u00fcber\u00adzeu\u00adgen konn\u00adte, merk\u00adte man der Platt\u00adform an, dass sie brand\u00adneu war und noch eini\u00adges an Rei\u00adfe\u00adzeit brauch\u00adte. Ins\u00adbe\u00adson\u00adde\u00adre die Spei\u00adcher\u00adkom\u00adpa\u00adti\u00adbi\u00adli\u00adt\u00e4t war anfangs ver\u00adhee\u00adrend<\/a> \u2013 oft lie\u00adfen nicht ein\u00admal JEDEC-Spei\u00adcher mit Stan\u00addard-Takt\u00adra\u00adte und \u2011Timings \u2013 und wur\u00adde erst dank BIOS-Updates mit neu\u00aden AGE\u00adSA-Codes suk\u00adzes\u00adsi\u00adve besser.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

Mit Matis\u00adse soll das nun nicht mehr pas\u00adsie\u00adren. Vor allem die ganz hohen Spei\u00adcher\u00adtak\u00adte, die f\u00fcr Ryzen 1000\/2000 bis\u00adher gar nicht erreich\u00adbar waren, sol\u00adlen nun ange\u00adgan\u00adgen wer\u00adden. Daf\u00fcr greift AMD<\/span> zu einem Trick, den alte Sockel-A-Hasen noch ken\u00adnen d\u00fcrf\u00adten: dem asyn\u00adchro\u00adnen Spei\u00adcher\u00adbe\u00adtrieb. Bis zu DDR4-3766<\/span> betreibt AMD<\/span> den Spei\u00adcher\u00adbus syn\u00adchron (1:1) mit dem Infi\u00adni\u00adty-Fabric-Takt. Um die zen\u00adtra\u00adle inter\u00adne Daten\u00adau\u00adto\u00adbahn der Ryzen-Platt\u00adform nicht zu \u00fcber\u00adfor\u00addern, schal\u00adtet AMD<\/span> bei noch h\u00f6he\u00adren Tak\u00adten auf 2:1\u2011Betrieb um. Die IF-Fre\u00adquenz kommt damit wie\u00adder in beherrsch\u00adba\u00adre Gefil\u00adde. Das kos\u00adtet etwas Latenz, daher emp\u00adfiehlt AMD<\/span> f\u00fcr opti\u00adma\u00adles Preis-\/Leis\u00adtungs\u00adver\u00adh\u00e4lt\u00adnis DDR4-3600<\/span> CL16<\/span>. Aller\u00addings f\u00e4llt dies bereits unter Overclocking.<\/p>\n

Offi\u00adzi\u00adell frei\u00adge\u00adge\u00adben ist bei Matis\u00adse \u201cnur\u201d DDR4-3200<\/span>, sofern zwei Modu\u00adle (eines je Spei\u00adcher\u00adka\u00adnal) in Sin\u00adgle-Rank-Bau\u00adwei\u00adse instal\u00adliert sind. So sieht das bei Matis\u00adse ins\u00adge\u00adsamt aus im Ver\u00adgleich zu sei\u00adnen bei\u00adden Vorg\u00e4ngern:<\/p>\n\n\n\n\n\n\n\n\n\n\n
DIMM-Best\u00fc\u00adckung<\/strong><\/th>\nSpei\u00adcher\u00admo\u00addu\u00adle<\/strong><\/th>\nMatis\u00adse (Zen 2)<\/strong><\/th>\nPin\u00adna\u00adcle Ridge (Zen+)<\/strong><\/th>\nSum\u00admit Ridge (Zen)<\/strong><\/th>\n<\/tr>\n<\/thead>\n
2 von 2<\/td>\nSin\u00adgle Rank<\/td>\nDDR4-3200<\/span><\/td>\nDDR4-2933<\/span><\/td>\nDDR4-2667<\/span><\/td>\n<\/tr>\n
2 von 4<\/td>\nDDR4-3200<\/span><\/td>\nDDR4-2933<\/span><\/td>\nDDR4-2667<\/span><\/td>\n<\/tr>\n
4 von 4<\/td>\nDDR4-2933<\/span><\/td>\nDDR4-2133<\/span><\/td>\nDDR4-2133<\/span><\/td>\n<\/tr>\n
2 von 2<\/td>\nDual Rank<\/td>\nDDR4-3200<\/span><\/td>\nDDR4-2667<\/span><\/td>\nDDR4-2400<\/span><\/td>\n<\/tr>\n
2 von 4<\/td>\nDDR4-3200<\/span><\/td>\nDDR4-2667<\/span><\/td>\nDDR4-2400<\/span><\/td>\n<\/tr>\n
4 von 4<\/td>\nDDR4-2667<\/span><\/td>\nDDR4-1866<\/span><\/td>\nDDR4-1866<\/span><\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

Wie unschwer zu erken\u00adnen macht die frei\u00adge\u00adge\u00adbe\u00adne Takt\u00adfre\u00adquenz bei Matis\u00adse einen gro\u00ad\u00dfen Sprung nach oben, ins\u00adbe\u00adson\u00adde\u00adre was die Best\u00fc\u00adckung mit Dual-Rank-Modu\u00adlen betrifft. Statt 1866 MT<\/span>\/s bei Ver\u00adwen\u00addung von 4 Modu\u00adlen sind hier nun 2667 MT<\/span>\/s offi\u00adzi\u00adell frei\u00adge\u00adge\u00adben, was einem Plus von 42 Pro\u00adzent ent\u00adspricht. Oder anders for\u00admu\u00adliert: Die maxi\u00admal erlaub\u00adte Spei\u00adcher\u00adtakt\u00adra\u00adte mit Mini\u00admal\u00adbe\u00adst\u00fc\u00adckung bei Ryzen 1000 ist unter Ryzen 3000 nun bei Voll\u00adbe\u00adst\u00fc\u00adckung mit Dual-Rank-Modu\u00adlen erlaubt.<\/p>\n

Inof\u00adfi\u00adzi\u00adell geht nat\u00fcr\u00adlich noch viel mehr. AMD<\/span> selbst schreibt in sei\u00adnen Info\u00adbl\u00e4t\u00adtern zum Review, dass DDR4-4200<\/span>+ \u201cwith ease\u201d m\u00f6g\u00adlich sein soll (sofern die Modu\u00adle es ver\u00adtra\u00adgen) und l\u00e4sst es sich nicht neh\u00admen, einen CPU-Z-Screen\u00adshot bei\u00adzu\u00adle\u00adgen, der einen Spei\u00adcher\u00adbe\u00adtrieb mit DDR4-5100<\/span> zeigt. Das ist nat\u00fcr\u00adlich nichts f\u00fcr den all\u00adt\u00e4g\u00adli\u00adchen Betrieb, soll aber zei\u00adgen, was nun m\u00f6g\u00adlich ist.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

F\u00fcr der\u00adar\u00adti\u00adge Stunts ist aller\u00addings der neue Memo\u00adry-Con\u00adtrol\u00adler von Matis\u00adse nicht allein ver\u00adant\u00adwort\u00adlich. AMD<\/span> schreibt, dass f\u00fcr die X570-Main\u00adboards stren\u00adge\u00adre Vor\u00adga\u00adben bei der Ver\u00addrah\u00adtung der Lei\u00adter\u00adbah\u00adnen f\u00fcr den Spei\u00adcher\u00adbus ange\u00adwen\u00addet wur\u00adden, um eine sau\u00adbe\u00adre\u00adre Signal\u00ad\u00fcber\u00adtra\u00adgung zu erm\u00f6g\u00adli\u00adchen. Es kommt also (wie immer) auch auf das Main\u00adboard an, wie\u00adviel Over\u00adclo\u00adcking beim Spei\u00adcher m\u00f6g\u00adlich ist.<\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\"Pr\u00e4sentation<\/a><\/p>\n

\u00dcber\u00adhaupt hat AMD<\/span> dem The\u00adma Over\u00adclo\u00adcking vie\u00adle Sheets gewid\u00admet. So soll das AMD-eige\u00adne Twea\u00adking-Tool Ryzen Mas\u00adter kom\u00adfor\u00adta\u00adbler sein und nicht nur ein\u00adfa\u00adches Import\/Export von Ein\u00adstel\u00adlun\u00adgen erm\u00f6g\u00adli\u00adchen, son\u00addern auch s\u00e4mt\u00adli\u00adche Timings, Tak\u00adte und Span\u00adnun\u00adgen der Platt\u00adform kon\u00adfi\u00adgu\u00adrier\u00adbar machen.<\/p>\n

F\u00fcr Matis\u00adse gibt es auch ein Update f\u00fcr Pre\u00adcis\u00adi\u00adon Boost Over\u00addri\u00adve, das aller\u00addings nur in Ver\u00adbin\u00addung mit X570-Main\u00adboards kom\u00adplett zum Tra\u00adgen kommt. Dazu hat AMD<\/span> ein You\u00adTube-Video ver\u00f6ffentlicht:<\/p>\n