IBMs präsentiert neues Super-Cache Design - auch für AMD ?

http://www.tecchannel.de/news/hardware/18487/index.html

Nächste Woche stellt IBM ein SRAM-Design vor, das bis zu 7-fach kompakter als heutige Designs sind.
Besonders AMD mit seinen (bisher) riesigen L2 könnte auch davon profitieren.

Bisher hat IBM solche Designs auch mit seinen Kooperationspartnern geteilt.
Zumindest für 65nm gabs schon vorher Infos zu einem fertigungsreifen Design, daß eigentlich auch in die die zukünftigen A64 einfließen könnte.

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http://www.golem.de/0412/35030.html

oder
http://www.heise.de/newsticker/meldung/53968

weitere Details - auch der Fertigungsprozess skizziert

Original geschrieben von rkinet
Nächste Woche stellt IBM ein SRAM-Design vor, das bis zu 7-fach kompakter als heutige Designs sind.
Besonders AMD mit seinen (bisher) riesigen L2 könnte auch davon profitieren.

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Intel is ja beim Prescott auch nicht mehr wirklich klein beim L2! Wärend AMD ja eher wieder zurückgerudert ist beim Desktop. Und wenn wirklich PentiumM auch die Zukunft für den Desktop ist, dann wirds wohl noch größer werden.....

Es geht hier nicht um 512KB, 1 MB oder 2 MB, sondern um die Fläche die eine einzelne SRAM-Zelle und in Addition der komplette L2-Cache belegt. Diese Fläche ist bei AMD CPU´s mit Abstand größer als bei Intels CPU´s. Dadurch erhöhen sich die Kosten für eine CPU, da die Fläche für den DIE größer ist.

Eine Erklärung warum AMD so relativ größe Flächen benötigt, gibts Imho noch nicht.

Shearer

Original geschrieben von larsbo
Und wenn wirklich PentiumM auch die Zukunft für den Desktop ist, dann wirds wohl noch größer werden.....

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Ist es nicht wahrscheinlich, dass ein Pentium M Derivat für einen Desktop eher mit einem deutlich kleineren L2 Cache kommen wird?
Der grosse L2 Cache des Pentium M ist doch eine Konzession an die Betriebsumgebung.

Original geschrieben von Shearer
Eine Erklärung warum AMD so relativ größe Flächen benötigt, gibts Imho noch nicht.

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Nun, beim 130nm T-Bred auf Barton / 130nm waren es +17 mm2 für 256k.
Der A64 genehmigt sich ca. 25 mm2 für 256k, hat aber ECC-Speicherprüfverfahren.

Beim 512k Winchster zum 1M Opteron sind es 84 zu 114, also +15 mm2/256k trotz 90 statt 130nm Fertigung.

Die realistische Annahme wäre, daß AMD sich beim L2 an IBM-Entwicklungen anhängt mit Fokus auf 90nm, bestimmt 65nm (hat IBM gemeinsam mit Partnern entwickelt).
Bin mal gespannt, ob 'San Diego' und 'Venice' hier schon bessere Werte bringen.

Original geschrieben von Avalox
Ist es nicht wahrscheinlich, dass ein Pentium M Derivat für einen Desktop eher mit einem deutlich kleineren L2 Cache kommen wird?
Der grosse L2 Cache des Pentium M ist doch eine Konzession an die Betriebsumgebung.

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Der Dothan braucht den großen Cache, weil sonst die Performance ins bodenlose fällt. Vergleich mal den Celeron M mit dem Pentium M hier . Dabei hat der Celeron M auch 512KB Cache und noch dazu DDR400 statt DDR333.

Ich denke ein platzsparender L2-Cache ist schon eine schöne Sache, weil über kurz oder lang der Speicher immer mehr zur Bremse wird. Die Bandbreite wird zwar erhöht, aber die Latenzen nur wenig. Wenn man PC133 mit DDR2 533 im Dual Channel vergleicht, dann hat man die 8fache Bandbreite, aber fast die gleichen Latenezen (CL2 bei PC133 vs. CL4 bei DDR2 533). In Zukunft wird das sicher nicht besser werden. Die Frage ist nur, wie die Performance bei diesem Cache dann ist. Wenn es nicht allzu große Einbußen gibt, dann sind 2x2MB Cache bei Dual Core, DDR2 und 65nm schon eine feine Sache denke ich

Original geschrieben von rkinet
Nun, beim 130nm T-Bred auf Barton / 130nm waren es +17 mm2 für 256k.
Der A64 genehmigt sich ca. 25 mm2 für 256k, hat aber ECC-Speicherprüfverfahren.

Beim 512k Winchster zum 1M Opteron sind es 84 zu 114, also +15 mm2/256k trotz 90 statt 130nm Fertigung.

Die realistische Annahme wäre, daß AMD sich beim L2 an IBM-Entwicklungen anhängt mit Fokus auf 90nm, bestimmt 65nm (hat IBM gemeinsam mit Partnern entwickelt).
Bin mal gespannt, ob 'San Diego' und 'Venice' hier schon bessere Werte bringen.

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Wenn man mal ein K8-Die untersucht (habe hier ein 130nm Opteron Die, aber auch AMD's 3MB große Die-Photo sollte reichen), kann sehen, daß die SRAM-Zellen dort fast genau 50% der gesamten L2-Fläche belegen. Dazwischen befindet sich z.B. Transistoren zur Selektion von einzelnen Lines usw. Es liegt also nicht nur am Design der SRAM-Zelle (AMD hat mit Motorola auch schon recht kleine Zellen für 130nm bulk entwickelt).

Die Differenz vom Winchester zum Opteron enthält neben 512kB L2 auch Teilflächen der 2 zusätzlichen HT-Links. Auf dem Winchester-Die kann man sehen, daß die ursprünglich von den HT-Links belegten Flächen nun etwa halb so groß sind, da die DRAM-Interface-Pads den Platz benötigten.

Ich würde es natürlich begrüßen, falls IBMs kleinere SRAM-Zellen (u.a. schon die gegenüber Intel konkurrenzfähige für 90nm) - zusammen mit einem optimiertem Gesamtdesign des Caches - einen Weg in AMDs Prozessoren finden. Allein dies würde dann die mit Fab36 und Chartereds Fab7 geschaffene Kapazität signifikant steigern.

Original geschrieben von Shearer
Es geht hier nicht um 512KB, 1 MB oder 2 MB, sondern um die Fläche die eine einzelne SRAM-Zelle und in Addition der komplette L2-Cache belegt. Diese Fläche ist bei AMD CPU´s mit Abstand größer als bei Intels CPU´s. Dadurch erhöhen sich die Kosten für eine CPU, da die Fläche für den DIE größer ist.

Eine Erklärung warum AMD so relativ größe Flächen benötigt, gibts Imho noch nicht.

Shearer

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Typisch Manager, die Frage muss sein, warum kann Intel so eine kleine Zelle bauen.

Tschau Soeren