Sockel F fotografiert?
- Ersteller pipin
- Erstellt am
- Mitglied seit
- 16.10.2000
- Beiträge
- 24.371
- Renomée
- 9.696
- Standort
- East Fishkill, Minga, Xanten
In einem niederländischen Hardwareforum sind erste angebliche Fotos des zukünftigen AMD Sockels (Sockel F) füer Server-Prozessoren aufgetaucht.
Im <a href="http://gathering.tweakers.net/forum/list_message/24557459#24557459" target="b">Forum</a> von tweakers.net hat ein User mit dem vielsagenden Namen "The Source" die folgenden Fotos veröffentlicht.<ul><a href="/news_images/socketf1.jpg" target="new"><img src="/news_images/socketf1_small.jpg"></a>
<a href="/news_images/socketf2.jpg" target="new"><img src="/news_images/socketf2_small.jpg"></a>
<a href="/news_images/socketf3.jpg" target="new"><img src="/news_images/socketf3_small.jpg"></a></ul>Die Fotos sollen von einem Dual-Sockel Mainboard stammen, wobei er aufgrund eines NDAs für das Produkt nur den Sockel F fotografieren wollte.
Auf den ersten Blick erinnern die Fotos an Intels Sockel 775, mit dem Intel von Prozessoren im Pin Grid Array Package abging. Prozessoren in LGA-Gehäusen haben Kontaktflächen statt Kontaktpins. Die Pins verursachten mit steigender Taktfrequenz des Front Side Bus elektromagnetische Interferenzen (Antenneneffekt), die umliegende elektronische Bauteile stören könnten.
Laut Aussage des Fotografen sitzen die Pins beim Sockel F aber im Sockel selbst, so dass der Opteron für den Sockel F keine nach außten geführten Pins haben wird.<ul><i>"Vanmiddag met een engineer uit Taiwan gesproken, ook nog wat interessante info. Zoals te zien is heeft Socket F pinnetjes, net zoals Intel Socket 775 en dus zal de Opteron socket F cpu kleine gaatjes hebben."</i></ul>Das angesprochene Mainboard soll im übrigen Serial Attached SCSI (SAS) unterstützen.
<b>Links zum Thema:</b>
<a href="http://tweakers.net/nieuws/39753?" target="b">Eerste foto's AMD's Socket F opgedoken</a>
<a href="http://de.wikipedia.org/wiki/Serial_Attached_SCSI" target="b">Serial Attached SCSI (Wikipedia)</a>
<a href="" target="b"></a>
Im <a href="http://gathering.tweakers.net/forum/list_message/24557459#24557459" target="b">Forum</a> von tweakers.net hat ein User mit dem vielsagenden Namen "The Source" die folgenden Fotos veröffentlicht.<ul><a href="/news_images/socketf1.jpg" target="new"><img src="/news_images/socketf1_small.jpg"></a>
<a href="/news_images/socketf2.jpg" target="new"><img src="/news_images/socketf2_small.jpg"></a>
<a href="/news_images/socketf3.jpg" target="new"><img src="/news_images/socketf3_small.jpg"></a></ul>Die Fotos sollen von einem Dual-Sockel Mainboard stammen, wobei er aufgrund eines NDAs für das Produkt nur den Sockel F fotografieren wollte.
Auf den ersten Blick erinnern die Fotos an Intels Sockel 775, mit dem Intel von Prozessoren im Pin Grid Array Package abging. Prozessoren in LGA-Gehäusen haben Kontaktflächen statt Kontaktpins. Die Pins verursachten mit steigender Taktfrequenz des Front Side Bus elektromagnetische Interferenzen (Antenneneffekt), die umliegende elektronische Bauteile stören könnten.
Laut Aussage des Fotografen sitzen die Pins beim Sockel F aber im Sockel selbst, so dass der Opteron für den Sockel F keine nach außten geführten Pins haben wird.<ul><i>"Vanmiddag met een engineer uit Taiwan gesproken, ook nog wat interessante info. Zoals te zien is heeft Socket F pinnetjes, net zoals Intel Socket 775 en dus zal de Opteron socket F cpu kleine gaatjes hebben."</i></ul>Das angesprochene Mainboard soll im übrigen Serial Attached SCSI (SAS) unterstützen.
<b>Links zum Thema:</b>
<a href="http://tweakers.net/nieuws/39753?" target="b">Eerste foto's AMD's Socket F opgedoken</a>
<a href="http://de.wikipedia.org/wiki/Serial_Attached_SCSI" target="b">Serial Attached SCSI (Wikipedia)</a>
<a href="" target="b"></a>
AMDIntegrator
Cadet
- Mitglied seit
- 22.04.2002
- Beiträge
- 50
- Renomée
- 0
Schade das die Fotos so verwackelt sind.
Aber das AMD jetzt auch Intel folgt und zumindest die bei Intel super empfindliche "Klämmerchen" als Kontakte nimmt, die ja angeblich so leicht abbrechen, empfinde ich als Fehlentscheidung.
Warum wird in Zukunft überhaupt zwischen Desktop- und Serversockel unterschieden, bringt das irgendwelche Vorteile?
Aber das AMD jetzt auch Intel folgt und zumindest die bei Intel super empfindliche "Klämmerchen" als Kontakte nimmt, die ja angeblich so leicht abbrechen, empfinde ich als Fehlentscheidung.
Warum wird in Zukunft überhaupt zwischen Desktop- und Serversockel unterschieden, bringt das irgendwelche Vorteile?
Desertdelphin
Grand Admiral Special
- Mitglied seit
- 23.10.2002
- Beiträge
- 4.395
- Renomée
- 185
also so wie ich es verstanden habe haben se net das SELBE wie intel sondern einfach die Pins AUF dem mobo und die löcher in der CPU !?!? Jedenfalls sieht das so auf den bildern aus
Das ist es ja. Intel hat die Pins in Soket und nicht im CPU beim aktuellen Soket-Typ (ka inwieweit der ATM genutzt wird).
Nein, Intel hat Metallplätchen und keine Pins. Das da oben sind aber normale Pins auf dem Board.
Kann man so oder so sehen. In Zeiten wo CPUs deutlich mehr als Boards kosten ist es aber eigentlich günstiger so. Die Pins werden ja nicht so leicht abbrechen wie die Metallplätchen bei Intel.
Also überlegt mal wie teuer ein DualCore 8xx Opteron ist, da macht das in jedem Fall Sinn - so teuer kann ein Board garnet sein.
Kann man so oder so sehen. In Zeiten wo CPUs deutlich mehr als Boards kosten ist es aber eigentlich günstiger so. Die Pins werden ja nicht so leicht abbrechen wie die Metallplätchen bei Intel.
Also überlegt mal wie teuer ein DualCore 8xx Opteron ist, da macht das in jedem Fall Sinn - so teuer kann ein Board garnet sein.
Außerdem sollte man meinen, daß jemand, der CPUs im Wert von 10000€ auf ein Board für 1000€ montiert, irgendwie schonmal sowas gemacht und ein wenig Ahnung hat. Der Sockel 775 von Intel mag zwar problematisch für den ein oder anderen Grobmotoriker sein, aber es soll ja auch Leute geben, die damit auch zurande gekommen sind 
Allfred
Grand Admiral Special
Ich verstehen die Trends nicht: warum müssen HDD, AGP, SCSI und PCI von ihren vielpinnigen Anschlüssen weg - und mit jeder CPU werdens hier mehr? Also mahl ehrlich: Wenn sich seriell Daten schneller und sicherer Übertragen lassen - warum wissen das die Architekten einer CPU noch nicht?
SnakePlisken
Vice Admiral Special
- Mitglied seit
- 30.01.2004
- Beiträge
- 928
- Renomée
- 16
Vielleicht durch den Zeitverlust des multiplexens, könnte ich mir vorstellen, da die CPU immer noch das schnellste in der Kiste ist.
Allfred
Grand Admiral Special
Vll auch nicht - es geht ja lediglich um die I/O Bereiche nicht um den Core. Gegenbeispiel: Der Bridge Chip auf heutigen Grakas (als externer Chip hinter einer GPU) macht auch kaum was aus.
Das Problem ist die Geschwindigkeit und die Komplexität. Sämtliche Logik-Gatter, auf denen so ziemlich alles im Rechner beruht, arbeiten digital - sprich 2 definierte Zustände, mehr nicht.
Wenn man nun 2 Dateneinheiten mit einem Operator verknüpft (zB. Addition) benötigt man zum Ausführen dieser Operation Zugriff auf alle Bits dieser Dateneinheiten, und das in für jeden Operator einzigartigen Reihenfolgen.
Einfache Verallgemeinerung: Wir lassen die Schaltung die eine Operation ausführt gleichzeitig auf alle Bits der Dateneinheiten zugreifen. Damit ist alles bis zur Anlieferung der Dateneinheiten an den Schaltkreis unabhängig davon, wie der Schaltkreis die Daten benötigt.
Problem: Logik-Gatter kennen nur 2 Zustände, also fällt für jedes Bit der Dateneinheiten eine Leitung an. Et voila, ein 32Bit Addierer hat mindestens 64 Zuleitungen (2*32Bit Summanden) und mindestens 32 Ableitungen (32Bit Ergebnis), in Real mindestens 33 Ableitungen (32Bit Ergebnis, 1Bit Overflow Flag).
Die Daten auf wenig Leitungen zu verpacken ist demzufolge nur beim Datentransport möglich, aber nicht bei der eigentlichen Verarbeitung, weil die nur digital funktioniert. Prinzipiell liegen die Daten also erstmal parallel vor.
Ich weis nicht wie es bei SATA abläuft, aber üblich bei serieller Datenübertragung mit hohen Bitraten ist, mehr als 2 Zustände zu definieren.
Da gibts komplizierte Verfahren zu, die im Endeffekt erlauben mehr als 1 Bit pro Rutsch zu übertragen. Das was da übertragen wird nennt man dann Symbol (bei digitaler Übertragung enthält ein Symbol 1 Bit, bei Ethernet sind es afaik 4 Bit pro Symbol - mal nebenbei gesagt lässt sich damit auch die Diskussion die es wegen DDR-RAM gab beenden, die Symbolrate ist bei DDR nämlich 2mal so hoch wie bei SDR... nur am Rande).
Nun gibts am Anfang der Übertragung Schaltkreise, die die parallelen Daten aufarbeiten und seriell verschicken, und auf der anderen Seite Schaltkreise, die umgekehrt wieder parallele Daten liefern. Für die Übertragung selbst ist eine ganze Menge Technik nötig, weil bei so hohen Symbolraten wie sie serielle Übertragungen nutzten ziemlich starke Störeffekte auftreten, die kompensiert werden wollen.
Das alles hat einen Haken: Einmal braucht etwas Zeit die Daten in seriell zu wandeln, und dann wieder in parallel. Und zum 2. benötigt die ganze Übertragungstechnik unnötig Platz.
Bei SATA sind die Anforderungen an Latenz usw. vernachlässigbar, weil 300mbit/s keine Datenrate sind. Außerdem fällt die Übertragungselektronik in Relation zu einem vollständigen SATA Controller nicht so ins Gewicht.
Bei HTr sieht die Sache schon etwas anders aus. AMD hat dem A64 nur einen einzigen HTr Link spendiert, der auch etwas Platz wegnimmt. Alle Signale per HTr zu übertragen wäre aber schlicht viel zu aufwändig, weil da haufenweise Statusleitungen dabei sind, die elementarste Funktionen kontrollieren.
Dazu kommt der RAM, der wird eben parallel angesprochen, also müssen auch entsprechend viele Datenleitungen her. Bei einer DualChannel CPU sind das so um die 400 Pins (Schätzwert), nur für den RAM.
Also es müssen einige Sachen parallel übertragen werden. Das Problem bei paralleler Übertragung ist, dass dabei extreme Störfelder erzeugt werden. Eigentlich lassen sich recht viele HF Effekte die stören vorhersagen, aber es ist kein Platz das alles zu implementieren (zB. wäre es sinnlos einer ADD-Einheit die vielleicht 1000 Transistoren groß ist einen Chip für serielle Übertragung dranzupappen der 100mal so groß ist und solche Störeffekte bei der seriellen Übertragung vermeidet).
Eine Technik hat sich eingebürgert, die auch bei paralleler Übertragung funktioniert und diverse Vorteile bietet (weis net, ob die bei CPU Sockeln zum Einsatz kommt) - LVD (bei parallel-SCSI zB.). Dabei werden nur dummerweise 2mal so viele Leitungen benötigt
. Vorteil ist, dass die Störfelder sehr viel geringer ausfallen (eine Leitung überträgt immer den entgegengesetzten Zustand zu der anderen, dadurch fließt insgesammt gesehen immer in einer Strom und einer nicht - das hält Magnetfelder usw. halbwegs konstant).
Also das Grundsätzliche Problem ist, dass man überall wo man mit den Daten arbeiten will parallele Übertragung braucht. Wenn man da nun überall Chips zur seriellen Übertragung reinsetzt wird die Sache 1. deutlich teurer, und 2. langsamer (Latenzen lassen sich auch nicht mit hoher Datenrate kompensieren).
Wenn man nun 2 Dateneinheiten mit einem Operator verknüpft (zB. Addition) benötigt man zum Ausführen dieser Operation Zugriff auf alle Bits dieser Dateneinheiten, und das in für jeden Operator einzigartigen Reihenfolgen.
Einfache Verallgemeinerung: Wir lassen die Schaltung die eine Operation ausführt gleichzeitig auf alle Bits der Dateneinheiten zugreifen. Damit ist alles bis zur Anlieferung der Dateneinheiten an den Schaltkreis unabhängig davon, wie der Schaltkreis die Daten benötigt.
Problem: Logik-Gatter kennen nur 2 Zustände, also fällt für jedes Bit der Dateneinheiten eine Leitung an. Et voila, ein 32Bit Addierer hat mindestens 64 Zuleitungen (2*32Bit Summanden) und mindestens 32 Ableitungen (32Bit Ergebnis), in Real mindestens 33 Ableitungen (32Bit Ergebnis, 1Bit Overflow Flag).
Die Daten auf wenig Leitungen zu verpacken ist demzufolge nur beim Datentransport möglich, aber nicht bei der eigentlichen Verarbeitung, weil die nur digital funktioniert. Prinzipiell liegen die Daten also erstmal parallel vor.
Ich weis nicht wie es bei SATA abläuft, aber üblich bei serieller Datenübertragung mit hohen Bitraten ist, mehr als 2 Zustände zu definieren.
Da gibts komplizierte Verfahren zu, die im Endeffekt erlauben mehr als 1 Bit pro Rutsch zu übertragen. Das was da übertragen wird nennt man dann Symbol (bei digitaler Übertragung enthält ein Symbol 1 Bit, bei Ethernet sind es afaik 4 Bit pro Symbol - mal nebenbei gesagt lässt sich damit auch die Diskussion die es wegen DDR-RAM gab beenden, die Symbolrate ist bei DDR nämlich 2mal so hoch wie bei SDR... nur am Rande).
Nun gibts am Anfang der Übertragung Schaltkreise, die die parallelen Daten aufarbeiten und seriell verschicken, und auf der anderen Seite Schaltkreise, die umgekehrt wieder parallele Daten liefern. Für die Übertragung selbst ist eine ganze Menge Technik nötig, weil bei so hohen Symbolraten wie sie serielle Übertragungen nutzten ziemlich starke Störeffekte auftreten, die kompensiert werden wollen.
Das alles hat einen Haken: Einmal braucht etwas Zeit die Daten in seriell zu wandeln, und dann wieder in parallel. Und zum 2. benötigt die ganze Übertragungstechnik unnötig Platz.
Bei SATA sind die Anforderungen an Latenz usw. vernachlässigbar, weil 300mbit/s keine Datenrate sind. Außerdem fällt die Übertragungselektronik in Relation zu einem vollständigen SATA Controller nicht so ins Gewicht.
Bei HTr sieht die Sache schon etwas anders aus. AMD hat dem A64 nur einen einzigen HTr Link spendiert, der auch etwas Platz wegnimmt. Alle Signale per HTr zu übertragen wäre aber schlicht viel zu aufwändig, weil da haufenweise Statusleitungen dabei sind, die elementarste Funktionen kontrollieren.
Dazu kommt der RAM, der wird eben parallel angesprochen, also müssen auch entsprechend viele Datenleitungen her. Bei einer DualChannel CPU sind das so um die 400 Pins (Schätzwert), nur für den RAM.
Also es müssen einige Sachen parallel übertragen werden. Das Problem bei paralleler Übertragung ist, dass dabei extreme Störfelder erzeugt werden. Eigentlich lassen sich recht viele HF Effekte die stören vorhersagen, aber es ist kein Platz das alles zu implementieren (zB. wäre es sinnlos einer ADD-Einheit die vielleicht 1000 Transistoren groß ist einen Chip für serielle Übertragung dranzupappen der 100mal so groß ist und solche Störeffekte bei der seriellen Übertragung vermeidet).
Eine Technik hat sich eingebürgert, die auch bei paralleler Übertragung funktioniert und diverse Vorteile bietet (weis net, ob die bei CPU Sockeln zum Einsatz kommt) - LVD (bei parallel-SCSI zB.). Dabei werden nur dummerweise 2mal so viele Leitungen benötigt
. Vorteil ist, dass die Störfelder sehr viel geringer ausfallen (eine Leitung überträgt immer den entgegengesetzten Zustand zu der anderen, dadurch fließt insgesammt gesehen immer in einer Strom und einer nicht - das hält Magnetfelder usw. halbwegs konstant). Also das Grundsätzliche Problem ist, dass man überall wo man mit den Daten arbeiten will parallele Übertragung braucht. Wenn man da nun überall Chips zur seriellen Übertragung reinsetzt wird die Sache 1. deutlich teurer, und 2. langsamer (Latenzen lassen sich auch nicht mit hoher Datenrate kompensieren).
Reisi
Grand Admiral Special
- Mitglied seit
- 29.03.2002
- Beiträge
- 2.853
- Renomée
- 38
Weil man für eine serielle Übertragung bei gleicher Bandbreite eine höhere Taktfrequenz braucht.
PS: Die Aussage, dass eine serielle Übertragung schneller und sicherer sei, ist eine reine Marketingaussage.
Hans Fuchs
Commander
- Mitglied seit
- 17.06.2005
- Beiträge
- 181
- Renomée
- 1
Wo für sind die neuen 267 Pins?
Beim M2 reichen ja auch 940 Pins für DDR2. Vieleicht haben die neuen Operons 4 Cannel Speicher.
Beim M2 reichen ja auch 940 Pins für DDR2. Vieleicht haben die neuen Operons 4 Cannel Speicher.
Allfred
Grand Admiral Special
So ganz gehe ich da nicht mit - habe ja auch nur zwei Semester Informatik
RAMBUS z.B. hatte seine Speicher ja auch seriell organisiert. Dadurch bedingt war eine hohe Frequenz, was zu einer Terminierung der Datenleitungen zwang... Also auch bei RAM ist Serialisierung möglich. SCSI geht auch weg vom LVD hin zu SASCSI. Also selbst die LowVoltageDifferenziell Übertragung geht auf verzwirbelte Freiverdrahtung... Andererseits setzen alle Chiphersteller zw. NB und SB einen speziellen Datenbus ein um nicht im parallelen Chaos unter zu gehen.
Gibt es nicht auch irgendwo eine Schmerzgrenze für CPUs, wo dann statt des 100000. Pin über andere Möglichkeiten nachgedacht wird. Irgendwann beisst sich der Aufwand von unzähligen HF-Kontakten, duzenden Layern im PCB und der ganze mechanische Konstruktionsaufwand doch in den Schwanz...
RAMBUS z.B. hatte seine Speicher ja auch seriell organisiert. Dadurch bedingt war eine hohe Frequenz, was zu einer Terminierung der Datenleitungen zwang... Also auch bei RAM ist Serialisierung möglich. SCSI geht auch weg vom LVD hin zu SASCSI. Also selbst die LowVoltageDifferenziell Übertragung geht auf verzwirbelte Freiverdrahtung... Andererseits setzen alle Chiphersteller zw. NB und SB einen speziellen Datenbus ein um nicht im parallelen Chaos unter zu gehen.
Gibt es nicht auch irgendwo eine Schmerzgrenze für CPUs, wo dann statt des 100000. Pin über andere Möglichkeiten nachgedacht wird. Irgendwann beisst sich der Aufwand von unzähligen HF-Kontakten, duzenden Layern im PCB und der ganze mechanische Konstruktionsaufwand doch in den Schwanz...
Zuletzt bearbeitet:
Bei DDR Ram ist man schlicht zu Faul neue Techniken einzuführen. Dazu hat zB. RamBus eine viel höhere Latenz als DDR-RAM, genauso die kommenden FB-DIMM. Bei der Anbindung CPU<=>Speicher sind hohe Latenzen völlig unbrauchbar.
Ich kann mir vorstellen, daß man breitere HT-Links vorgesehen hat, also 32bit statt 16, aber das wäre wohl auf längere Sicht zu erwarten, denn mit höherem HT-Takt kommt man erstmal auch weit genug.Wo für sind die neuen 267 Pins?
Beim M2 reichen ja auch 940 Pins für DDR2. Vieleicht haben die neuen Operons 4 Cannel Speicher.
Dieser Antenneneffekt hängt jetzt aber nicht nur mit dem Frontsidebus zusammen, doch vielmehr allgemein mit dem genutzten Protoll und dessen Frequenz (sprich egal ob FSB zu NB oder HTr zu NB bzw Speicher)..?
rkinet
Grand Admiral Special
Interessant,da könnten die sehr kurz geraten sein.
Zumindest ist ja eine Führungsschine an 2 Seiten erkennbar, es könnte also stimmen.
Die 4 Channel könnten vielleicht kommen. Es wird zwar etwas eng mit den Masse-Leitungen, aber der Socket F ist hier vielleicht anspruchloser.Wo für sind die neuen 267 Pins?
Beim M2 reichen ja auch 940 Pins für DDR2. Vieleicht haben die neuen Operons 4 Cannel Speicher.
Denkbar wäre aber auch schon eine Reservierung für zusätzlich FB-DIMM (ab 65nm CPUs).
Mit 4-Channel (wahlweise auch nur mit 2-Channel bestückbar) hätte AMD aber eine sehr gute Ausgangslage vs. der nächsten Intel-Plattform.
Nun AMD hat keine Änderung beim HT für 2006 angekündigt.
2007 aber eine nächste HT-Generation (3.0);
da wäre ein aufbohren wg. einem Jahr etwas ungewöhnlich
Es wäre auch wg. dem Horus-Chipsatz etwas ungewöhnlich.
Zuletzt bearbeitet:
Der Worst Case vom Antenneneffekt (auf den kommt es ja an, es nutzt nix wenn die CPU in 90% der Fälle stabil läuft) hängt von der Symbolrate, der Spannungsdifferenz zwischen hi und lo (bzw. der höchsten erreichbaren, und der niedrigsten erreichbaren Spannung) und der Anzahl der Leitungen ab, sowie deren "Verlegecharakteristika", also wie die ganzen Leitungen zueinander angeordnet sind.
LVD bringt gerade da große Vorteile, weil sich das EM-Feld ab einer gewissen Distanz nicht großartig ändert (die Leitungen liegen so halbwegs auf einer geraden die immer ein Feld der selben Feldstärke erzeugt, weil ja an einer Leitung Spannung liegt, an der anderen aber nicht).
LVD bringt gerade da große Vorteile, weil sich das EM-Feld ab einer gewissen Distanz nicht großartig ändert (die Leitungen liegen so halbwegs auf einer geraden die immer ein Feld der selben Feldstärke erzeugt, weil ja an einer Leitung Spannung liegt, an der anderen aber nicht).
Ich habe 0 Semester Informatik studiert, und werde es auch nicht ...So ganz gehe ich da nicht mit - habe ja auch nur zwei Semester Informatik
Die meisten Pins sind für Erdung und Stromversorgung, und haben mit der Systemanbindung selber nichts zu tun.
Im Vergleich zu anderen älteren Bussen nutzte HyperTransport erfolgreich die Möglichkeit den Pinout eines Systemlinks zu reduzieren.
Man darf ja nicht vergessen, dass es bei dem K8 16 Serielle HTr Lanes zum K8 (dem HTr Host) hin und 16 Serielle Lanes vom HyperTransport-Host weg sind. ... Man muss den K8 gar nicht so breit anbinden und hat dennoch eine genügend leistungsfähige Systemverbindung. Die K8-Systemverbindung hat ja keine zusätzliche Datenlast mit Speicherdaten.
Treibt man die CPU zu weiteren GHz Rekorden, so sind immer aufwendigere Abschirmungen und bessere Stromversorgungen notwendig, das ist völlig unabhängig von allen Systemlinks/Bussen. Auch ein Prozessor mit einer LAN-Verbindung als Systemlink muss ja von irgendwo her sein Strom bekommen ... und schwupps sind wir erneut bei den so vielen Pins.
MFG Bobo(2005)
Zuletzt bearbeitet:
*räusper* man hat mich gerufen ?
1. das prinzip heißt ganz einfach differenzübertragung
2. funktioniert, indem auf einer leitung immer der gegenteil des anderen übertragen wird => störunempfindlicher (gegenüber gleichtaktstörungen) und man kann die spannung absenken (wegen differenzauswertung hab ich Uhub1+Uhub2) => höhere taktfrequenzen (weil die beschränkung durch die slew rate wieder nach oben geschoben wird
)3. werden sie deswegen auch verzwirbelt (das is ne eigene wissenschaft *löl*) => möglichst immer (wenn überhaupt) die gleichen störungen auf beide leitungen => heben sich bei differenzauswertung einfach auf
Könnt man da nicht auch einen "Monsterpin" machen?
Übrigens: BoBo erinnert mich immer an Dr.Cox vs. Robert "Bobo" Kelso aus Scrubs, genial...
Und ist ein uraltes Prinzip bei der "alten" Analogübertragungstechnik, da war doch was mit dem XLR Stecker aus den Hifi- und High End Bereich?*räusper* man hat mich gerufen ?
1. das prinzip heißt ganz einfach differenzübertragung
2. funktioniert, indem auf einer leitung immer der gegenteil des anderen übertragen wird => störunempfindlicher (gegenüber gleichtaktstörungen) und man kann die spannung absenken (wegen differenzauswertung hab ich Uhub1+Uhub2) => höhere taktfrequenzen (weil die beschränkung durch die slew rate wieder nach oben geschoben wird
3. werden sie deswegen auch verzwirbelt (das is ne eigene wissenschaft *löl*) => möglichst immer (wenn überhaupt) die gleichen störungen auf beide leitungen => heben sich bei differenzauswertung einfach auf
Einen anderen "analogen" Trick aus der Analogtechnik hat man bislang bei HyperTransport noch gar nicht verwendet (ist mir jedenfalls nicht bekannt), Emphasis/Deemphasis zur Rauschsignalverbesserung, obwohl es in HTr 2.0 drin ist.
MFG Bobo(2005_Q4)
Tja, leider nein ... da stört der Skineffekt bei Hochfrequenz.Könnt man da nicht auch einen "Monsterpin" machen?
Je hochfrequenter der Strom, desto geringer die leitenden Bereiche in einem elektrischen Leiter, die Ströme drängen dann immer mehr an die äusseren Randschichten. Ein massiver Monsterpin ist daher eher "suboptimal".
Meine Abschiedsformel wird mit Bobo eingeleitet ... und der Nick Bobo hat ganz simple schlichte Gründe.
MFG Bobo(2005)
Ähnliche Themen
- Gast31082015
- Kommentare