ATA133-Probleme mit VIA-Chipsätzen - Update
- Ersteller Nero24
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Vor <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1008010253">einigen Tagen</A> hatte Tecchannel einen Artikel online gestellt, der sich mit den PCI-Performance-Problemen von VIA-Chipsätzen in Kombination mit schnellen ATA133 IDE-Controllern befaßte. Dieser Artikel hat nun ein Update erfahren. Hinzufügt wurden unter anderem diverse SCSI- und SCSI-Raid Benchmarks, der neue AMD 760 MPX Chipsatz sowie eine Untersuchung des neuen inoffiziellen VIA Latency Patches 0.19. Hier ein kleiner Auszug:<ul><i>Beim Betrieb der ATA/133-Steckkkarte im sekundären PCI-Bus sind nur Bursts von maximal 77 MByte/s möglich. Hier liefert der AMD-Chipsatz ein ähnlich schlechtes Ergebnis wie die VIA-Chipsätze. Die Messung des PCI-Timings zeigt dabei Burst-Längen von 28 zusammenhängenden Datenblöcken. Dann liegen zwei Waitstates auf dem Bus sowie die neue Zieladresse an. Anders im primären PCI-Bus: Sehr gute 119 MByte/s Datentransferrate sind bei den Burst-Messungen mit dem Promise Ultra133 TX2 möglich.
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Der PCI-Latency-Patch mit der Version 0.19 (Anm.d.Red.: für VIA Chipsätze) "optimiert" nun unter anderem die folgenden Einstellungen durch Setzen von Registern in der Northbridge: <ul><li>Ausschalten der Optionen "PCI Delay Transaction" und "PCI Master Read Caching" (Register 70, Bit 1 und 2). </li>
<li>Der Arbitration-Timer des PCI-Controllers wird auf 96 Takte eingestellt. Typische BIOS-Voreinstellungen sind 32 Takte. Diese Einstellung soll den IDE-Bug in VIAs 686B Southbridge verhindern (Register 75, Bit 0 bis 2 oder 0 bis 3).</li>
<li>Der Latency-Timer von VIAs PCI-Controller wird auf Null gesetzt. Der Timer garantiert sonst der CPU eine bestimmte Zahl von Taktzyklen, wenn der PCI-Bus angesprochen wird (Register 0D).</li>
<li>Ausschluss der CPU von der PCI-Priority-Rotation. Normalerweise wird dem Prozessor der Zugriff auf den PCI-Bus garantiert, nachdem ein bis drei andere Devices Zugriff auf den Bus hatten (Register 76, Bit 4 und 5).</li></ul>[..]
Die Burst-Raten reichen zwar immer noch nicht an die Werte der Intel-Chipsätze heran, sind aber um bis zu 32 Prozent höher als ohne Patch. </i></ul>So lohnt es sich glatt, den <a href="http://www.tecchannel.de/hardware/813/index.html" TARGET="b">Artikel</a> nochmal zu lesen...
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Der PCI-Latency-Patch mit der Version 0.19 (Anm.d.Red.: für VIA Chipsätze) "optimiert" nun unter anderem die folgenden Einstellungen durch Setzen von Registern in der Northbridge: <ul><li>Ausschalten der Optionen "PCI Delay Transaction" und "PCI Master Read Caching" (Register 70, Bit 1 und 2). </li>
<li>Der Arbitration-Timer des PCI-Controllers wird auf 96 Takte eingestellt. Typische BIOS-Voreinstellungen sind 32 Takte. Diese Einstellung soll den IDE-Bug in VIAs 686B Southbridge verhindern (Register 75, Bit 0 bis 2 oder 0 bis 3).</li>
<li>Der Latency-Timer von VIAs PCI-Controller wird auf Null gesetzt. Der Timer garantiert sonst der CPU eine bestimmte Zahl von Taktzyklen, wenn der PCI-Bus angesprochen wird (Register 0D).</li>
<li>Ausschluss der CPU von der PCI-Priority-Rotation. Normalerweise wird dem Prozessor der Zugriff auf den PCI-Bus garantiert, nachdem ein bis drei andere Devices Zugriff auf den Bus hatten (Register 76, Bit 4 und 5).</li></ul>[..]
Die Burst-Raten reichen zwar immer noch nicht an die Werte der Intel-Chipsätze heran, sind aber um bis zu 32 Prozent höher als ohne Patch. </i></ul>So lohnt es sich glatt, den <a href="http://www.tecchannel.de/hardware/813/index.html" TARGET="b">Artikel</a> nochmal zu lesen...
