IBM und AMD präsentieren 45nm-Prozess

Auf dem International Electron Devices Meeting 2006 vom 11. bis zum 13. Dezember in San Francisco werden IBM, AMD und deren Partner in verschiedenen Prsäsentationen Details zum 45nm-Fertigungsprozess zeigen.

Aus dem Programm:
<blockquote>
Tuesday, December 12, Continental Ballroom 5

13.2 A 45 nm CMOS Node Cu/Low-k/ Ultra Low-k PECVD SiCOH (k=2.4) BEOL Technology

IBM Systems and Technology Group, Advanced Micro Devices, Inc., Sony Electronics, Inc., Toshiba America Electronic Components, Inc., Infineon Technologies, AG, Samsung Electronics Co., Ltd., Chartered Semiconductor Mfg., Ltd., IBM SRDC, Hopewell Junction, NY

A high performance 45 nm BEOL technology is presented. A ULK SiCOH film was developed to have superior integration performance and mechanical properties. Reliability of wiring in both low-k and ULK levels are proven and fundamental solutions are implemented which enable successful ULK Chip-Package Interaction (CPI) reliability</blockquote>

<blockquote>Wednesday, December 13, Grand Ballroom B

27.3 High Performance 45-nm SOI Technology with Enhanced Strain, Porous Low-k BEOL, and Immersion Lithography

Advanced Micro Devices Inc., Hopewell Junction, NY, *SRDC, Hopewell Junction, NY

We present a 45-nm SOI CMOS technology that features: i) aggressive ground-rule (GR) scaling enabled by 1.2NA/193nm immersion lithography, ii) high-performance FET response enabled by the integration of multiple advanced strain, iii) a functional SRAM with cell size of 0.37&#956;m2, and iv) a porous low-k (k=2.4) back-end dielectric. The list of FET-specific performance elements includes enhanced dual-stress liner, advanced eSiGe, stress memorization, and advanced anneal. The resulting PFET/NFET Idsat values, at Vdd of 1.0V and 45nm GR gate pitch, are 840&#956;A/mm/1240&#956;A/&#956;m respectively. The global wiring delay achieved with k=2.4 reflects a 20% reduction compared to k=3.0. </blockquote>

<b>Quelle:</b> <a href="http://www.his.com/~iedm/program/program.html" target="b">2006 IEDM Technical Program</a>

zumindest sind sie offener als beim Thema 65nm

pipin schrieb:

a functional SRAM with cell size of 0.370 &#956;m2

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Damit liegt man aber hinter Intel zurück. Dort ist eine SRAM Zelle nur 0.346 &#956;m2 groß.

Quelle: http://www.intel.com/technology/silicon/new_45nm_silicon.htm

SPINA schrieb:

Damit liegt man aber hinter Intel zurück. Dort ist eine SRAM Zelle nur 0.346 &#956;m2 groß.

Quelle: http://www.intel.com/technology/silicon/new_45nm_silicon.htm

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Das waeren im Vergleich zu frueher aber Peanuts, da AMD frueher gerade bei der Cache-Dichte in keinster Weise gegen Intel "anstinken" konnte.

Aber die Folien zum 45nm Fertigungsprozess bei Intel datieren auf den Januar. Seitdem kann sich noch einiges getan haben.

Intel wie bei der 45nm-Einführen High-K verwenden. Hat AMD auch schon überlegt, wann sie High-K einführen oder werden die andere Materialien verwenden??

ganz kurz bitte, was ist der unterschied zwischen high-k und low-k und wie wirkt sich das im prozess aus?

danke

SPINA schrieb:

Damit liegt man aber hinter Intel zurück. Dort ist eine SRAM Zelle nur 0.346 &#956;m2 groß.

Quelle: http://www.intel.com/technology/silicon/new_45nm_silicon.htm

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Das dürften die endgültigen Abmessungen im P1266 Prozess gewesen sein.

IBM/AMD verwenden zudem SOI-Technologie, das könnte etwas mehr Platz benötigen, wobei man aber auf die Schaltzeiten gespannt sein kann.
Intel gab nur eine mäßige Beschleunigung beim Takt an, dafür aber deutliche geringeren Strombedarf. Das ist zwar marktgerecht, aber höhere Taktraten sind auch nicht schlecht.

raven-666 schrieb:

ganz kurz bitte, was ist der unterschied zwischen high-k und low-k und wie wirkt sich das im prozess aus?

danke

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http://www.heise.de/glossar/entry/bc0158270d6fed69

bzw. low-k http://de.wikipedia.org/wiki/Low-k-Dielektrikum


high-k ist prinzipell langsamer, was aber bei realen CPUs z.B. beim Layout (s. Netburst / Conroe Optimierung der Verdrahtungslänge) dann kompensiert werden kann.

Intel wird somit auch in Zukunft auf ausgefeilte Schaltungstechnik angewiesen sein um den Speed-Nachteil durch high-k auszugleichen.
Im Mobil-Einsatz dürften sich jener Nachteil aber geringer auswirken.

IBM/AMD sind per low-k / ultra low-k und SOI-Fertigung voll auf einem performanten & stromsparenden Weg, der wohl kaum noch verlassen wird.

Hat Intel nicht im Januar nur die SRAM Produktion in 45nm gezeigt?
Vom Prozessorbau in 45nm hat habe ich bisher noch nichts gehört.

AMD sprach auch schon von 45nm-SRAM-Testwafern, welche im Januar produziert wurden.

Nun ist die vorgestellte SRAM-Zelle nur noch 6,5% größer als die von Intel. Aber wir wissen nicht, was für eine Zelle am Ende eingesetzt wird, da sich Faktoren wie Zugriffszeit und Energieverbrauch auch auf die Größe auswirken. Die Zellen in 65nm (wenn man nur einen reinen SRAM-Bereich vermisst) sind (wenn ich mich richtig an meine Analyse erinnere) etwa 1 µm² groß und das sind damit auch nicht die kleinsten, die IBM für 65nm SOI vorgestellt hatte.

Dresdenboy schrieb:

AMD sprach auch schon von 45nm-SRAM-Testwafern, welche im Januar produziert wurden.

Nun ist die vorgestellte SRAM-Zelle nur noch 6,5% größer als die von Intel. Aber wir wissen nicht, was für eine Zelle am Ende eingesetzt wird, da sich Faktoren wie Zugriffszeit und Energieverbrauch auch auf die Größe auswirken. Die Zellen in 65nm (wenn man nur einen reinen SRAM-Bereich vermisst) sind (wenn ich mich richtig an meine Analyse erinnere) etwa 1 µm² groß und das sind damit auch nicht die kleinsten, die IBM für 65nm SOI vorgestellt hatte.

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Genau. AMD/IBM sind wohl ähnlich weit in der 45nm Entwicklung.

Die SRAM-Zellen sind für AMD nur wichtig für L1 und L2, beim L3 könnte ja ZRAM eingesetzt werden.
Die 45nm SRAM-Zelle ist ca. 50% kompakter als die Referenzzelle von IBM für SOI-65nm, was keinen Sensationen bei der Vachegröße ergibt.
Intel will ja wohl bei 45nm 3M bzw. 6M statt 2M / 4M L2-shared verwenden, was dann die kompaktere Bauform wieder kompensiert und die gleiche DIE-Fläche in Summe benötigt.
Zudem sind +50% mehr Transistoren dann auf dem DIE, was die Ausbeute wieder senken dürfte.

rkinet schrieb:

Genau. AMD/IBM sind wohl ähnlich weit in der 45nm Entwicklung.

Die SRAM-Zellen sind für AMD nur wichtig für L1 und L2, beim L3 könnte ja ZRAM eingesetzt werden.
Die 45nm SRAM-Zelle ist ca. 50% kompakter als die Referenzzelle von IBM für SOI-65nm, was keinen Sensationen bei der Vachegröße ergibt.
Intel will ja wohl bei 45nm 3M bzw. 6M statt 2M / 4M L2-shared verwenden, was dann die kompaktere Bauform wieder kompensiert und die gleiche DIE-Fläche in Summe benötigt.
Zudem sind +50% mehr Transistoren dann auf dem DIE, was die Ausbeute wieder senken dürfte.

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Was zum Thema:

<a href="http://www.siliconinvestor.com/readmsg.aspx?msgid=23023584">IEDM Paper #21.1, “A 0.127µm2 High Performance 65nm SOI-Based Embedded DRAM For On-Processor Applications,” G. Wang et al, IBM)</a>

rkinet schrieb:

Zudem sind +50% mehr Transistoren dann auf dem DIE, was die Ausbeute wieder senken dürfte.

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Die Zahl der Transistoren spielt keine besondere Rolle bei den Yields. Wichtiger sind die resultierende Defect Density (Defekte pro cm²) und diese beinhaltet auch die Zahl der Arbeitsschritte u. deren Fehlerraten. Da für 45 nm speziell mit neuen Low-K-Materialien u. neuen Technologien gearbeitet wird, können diese höhere Fehlerquoten aufweisen. Aber die Entwicklung geht da auch, wie schon bisher, zum Positiven. Irgendwann wurden auch Kupfer oder SOI eingeführt und neue Geometrien sowieso.

pipin schrieb:

Was zum Thema:

<a href="http://www.siliconinvestor.com/readmsg.aspx?msgid=23023584">IEDM Paper #21.1, &#8220;A 0.127µm2 High Performance 65nm SOI-Based Embedded DRAM For On-Processor Applications,&#8221; G. Wang et al, IBM)</a>

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Das eDRAM (wohl wie ZRAM) ist also schon halb so schnell wie ein SDRAM in 65nm.
Die Zelle aber nur 1/4 an Fläche im Vergleich zu SRAM.

Interessant im Link ist at least not for 65-nm SOI-based processors

Ein eDRAM könnte bei 45nm nochmals bei der Schaltgeschwindigkeit zulegen und ab 2/3 CPU-Takt dann ohne viel Performanceverlust für (shared)-L3 nutzbar sein.

Genauso wie bei Z-RAM hätte IBM's eDRAM den Vorteil geringerer Signallaufzeiten durch die Verkleinerung.

raven-666 schrieb:

ganz kurz bitte, was ist der unterschied zwischen high-k und low-k und wie wirkt sich das im prozess aus?

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Es geht grundsätzlich um Isolatoren. Der Standard ist SiO2 mit 3,.... Alles, was einen k-Wert kleiner als SiO2 hat, ist low k, alles, was größer ist, ist high k.

High k - hohe Dielektrizitätskonstante und damit hohe Kapazität. Ist überall da ein Thema, wo man hohe Kapazitäten braucht, z.B. im Kondensator bei DRAMs oder als Gateoxid des (Feld Effekt)-Transistors. Diese könnte man auch dadurch gewinnen, dass man die Isolatordicke verringert, nur ist man da am Anschlag (1.2 nm), würde man es noch kleiner machen würden die Leckströme dank Tunneleffekt ins unermessliche steigen. Also lieber ein dickeres Material mit höherem k-Wert und niedrigeren Leckströmen, bei höherer Kapazität.

Low k - niedrige Dielektrizitätskonstante und damit niedrige Kapazität, ist da ein Thema, wo die kapazitiven Widerstände klein sein sollen. Also z.B. das Isomaterial zwischen den (Kupfer-)Leiterbahnen. Ideal ist Luft mit dem k-Wert 1. Deshalb macht man poröse Dielektrika.

Beides hat also nix miteinander zu tun, sondern sind getrennte Baustellen. Schneller werden Chips mit beiden. High k macht schnellere Transistoren, low k senkt die Widerstände auf den Zuleitungen.

Gruß Sören

Intel hat jetzt erste Prototypen des Merom Nachfolgers Penryn im P1266 Prozeß mit 45nm gefertigt.

Quelle: http://www.computerbase.de/news/hardware/prozessoren/intel/2006/november/intel_penryn-prototypen_45/

Man wolle diese High-K Prozessoren einführen, sobald AMD gerade erst auf 65nm umgesteigen ist.

SPINA schrieb:

Intel hat jetzt erste Prototypen des Merom Nachfolgers Penryn im P1266 Prozeß mit 45nm gefertigt.

Quelle: http://www.computerbase.de/news/hardware/prozessoren/intel/2006/november/intel_penryn-prototypen_45/

Man wolle diese High-K Prozessoren einführen, sobald AMD gerade erst auf 65nm umgesteigen ist.

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Ich hab jetzt den cb link nicht gelesen, aber alle andren Quellen, die ich gesehen habe, reden vom TapeOut, d.h. der 45nm Bauplan ist fertig, Chips gibts aber noch keine ..

ciao

Alex