IBM & AMD mit Durchbruch beim Cache

http://www.marketwatch.com/news/sto...rts&symb=AMD&sid=373&print=true&dist=printTop

Bisher war nur ZRAM im Gespräch und Lizensen von AMD aufgekauft.
Jetzt wurde diese Technik soweit beschleunigt daß sie fast so schnell (hier 1,5 ns) wie typ. heutige Cache-Speicher (0,8-1 ns) arbeiten kann.

An AMD spokesman said the company is "evaluating a number of new and emerging technologies" for cache memory, according to the report.

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Im AMD / K10 Design wäre dann der L3 Kandidat für solche Caches bzw. local buffer für das Fusion Design.
DRAM kann ca. 3-5 mal kompakter aufgebaut werden wie die SRAM Zellen und entsprechend mehr MByte passen aufs DIE.

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http://www.zdnet.de/news/hardware/0,39023109,39151755,00.htm

bis zu 48 MB Cache in 2008 / 45nm bei IBM geplant.

weiß jemand wie groß diese neuen DRAMs im vergleich zu ZRAM bausteinen wären?

Ragas schrieb:

weiß jemand wie groß diese neuen DRAMs im vergleich zu ZRAM bausteinen wären?

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http://www.zdnet.de/news/hardware/0,39023109,39151755,00.htm

Nichts über die Abmessungen bekannt, aber 'bis zu 48 MB-Cache' in 45nm statt bald 8 MB / 65nm beim Power6.
Der Shrink 65nm nach 45nm bringt üblicherweise grob -50%, also benötigen 48 MB-DRAM soviel wie grob 16 MB SRAM ... 3:1

Die ZRAM sind ähnlich oder etwas kompakter anzusetzen.

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http://www.computerbase.de/news/hardware/prozessoren/ibm/2007/februar/ibm_edram_3x_caches/

Die ZRAM sind mi 3 ns etwa halb so schnell.
Das neue RAM benötigt ca. 1/3 der Fläche von SRAM und 1/5 an standby Energie.
Eine Verwendung als L2 und besser L3 wird angesprochen.

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http://dailytech.com/IBM+Unveils+Fastest+eDRAM+Technology+Yet/article6101.htm

Die elektrischen Daten im Detail - noch in 65nm gefertigt aber auch für 45nm designed.
Im Prinzip könnte AMD jenes Schaltungen beim Update der 2M-L3 X2-K10 verwenden um Produktionserfahrung zu erhalten und gleichzeitig einen X2 mit relativ viel Cache (=3M in Summe L2+L3) aber doch wenig DIE-Fläche im Programm zu haben.
45nm wird bis cross over oder kompletten Ersatz für 65nm sich sicherlich bis Ende 2009 hin ziehen,
was dann die Lebensphase einer solchen CPU auf Anf. 2008 bis Ende 2009 ermöglichen würde.

Den Daten entsprechend spricht doch vieles für einen differenzierten Aufbau.

L1 - weiterhin SRAM (nur geringe Größe, hohe Geschwindigkeit)

L2 - eDRAM (ziemlich schnell, kompakt und energiesparend)

L3 - zRAM (etwas langsamer, noch kompakter)


MfG

Crashman schrieb:

Den Daten entsprechend spricht doch vieles für einen differenzierten Aufbau.

L1 - weiterhin SRAM (nur geringe Größe, hohe Geschwindigkeit)

L2 - eDRAM (ziemlich schnell, kompakt und energiesparend)

L3 - zRAM (etwas langsamer, noch kompakter)

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Auch eine gute Idee !

Allerdings wird der K10 auf schnelle aber 'nur' 512k -L2 je Core 'eingeschossen', die auch noch recht kompakt ausfallen.
Für Mobilversionen könnte aber ein eDRAM L2 eine Idee sein, wahrscheinlich sogar günstiger im Verbrauch (weniger Cachetransfers) als ein gestuftes L1, L2, L3 Design.
Mit 2* 1/2 MB-L2 in eDRAM je Core so kompakt wie ein 512k SRAM, aber eben ausreichend groß für alle denkbaren Applikationen. Und energiesparender im standby als das SRAM.

Also ich denke, eDRAM ist nicht gerade die glänzende Idee für den L2 Cache. Sonst hätten wir das sicher schon irgend wann mal erlebt. Bislang kenne ich den Speichertyp eigentlich nur bei den POWER CPUs als L3 Cache. Aber dort eben in echten Massen.

mtb][sledgehammer;3074362 schrieb:

Also ich denke, eDRAM ist nicht gerade die glänzende Idee für den L2 Cache. Sonst hätten wir das sicher schon irgend wann mal erlebt. Bislang kenne ich den Speichertyp eigentlich nur bei den POWER CPUs als L3 Cache. Aber dort eben in echten Massen.

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Les mal das Update des heise Artikels:

[Update Laut IBM misst eine 45-nm-eDRAM-Zelle lediglich etwa 0,13 Quadratmikrometer und benötigt deutlich weniger Energie als eine 6T-SRAM-Zelle, nämlich bei Zugriffen lediglich etwa 80 Prozent und im Ruhezustand nur etwa 20 Prozent. Man erwarte, künftig die Größe der Caches um den Faktor drei bis vier steigern zu können. Für die jeweils 4 MByte großen L3-Caches der speziellen PowerPC-440-Prozessoren im Superrechner BlueGene/L hat IBM bereits eDRAM in Kleinserie und 130-nm-Technik gefertigt. Das 45-nm-eDRAM soll aber auch schnell genug sein, um als L1-Cache zu arbeiten.

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Was ich auch noch vermisse ist die Frage, ob man aus dem eDRAM auch normale Speichermodule basteln könnte. Wäre doch dann endlich auch ein Durchbruch in dem Bereich. DDR1-DDR3 hat ja nicht gerade viel Latenzverbesserung gebracht.

@Crashman:
Ich denke das würde sich nicht rentieren, da man dann 2 veschd. Technologien hat, obwohl eine reichen würde. Lieber einfach und beidesmal eDRAM für L2/L3. Ab gesehen davon könnte auch das liebe Geld den Ausschlag geben, falls eDRAM schon durch die Kooperation mit IBM für AMD gesichert ist, macht es wohl kaum Sinn dann noch extra Lizenzen für ZRAM zu kaufen.

ciao

Alex

Hier nur noch ein Link zu einem Artikel, welcher noch ein hübsches Bildchen des eDRAMs bietet:
http://www.elektronikpraxis.vogel.de/themen/hardwareentwicklung/speicher/articles/58015/

Opteron schrieb:

Les mal das Update des heise Artikels:

Was ich auch noch vermisse ist die Frage, ob man aus dem eDRAM auch normale Speichermodule basteln könnte. Wäre doch dann endlich auch ein Durchbruch in dem Bereich. DDR1-DDR3 hat ja nicht gerade viel Latenzverbesserung gebracht.

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Also an L1-Cache glaub ich nun wirklich nicht. Bei 3GHz dauert ein Taktzyklus, wenn ich richtig gerechnet habe, 0,33ns. Wenn die Zahlen stimmen, dass man bei eDRAM eine Latenz von 1,5ns und eine random-cycle-time von 2ns hätte, dann wäre das immernoch ein ganzes Stück langsamer, als heutiges 3-Takte-Latenz sram. Ausserdem wird ja auch eDRAM einen refresh brauchen, oder nicht? Ich glaube daher nicht, dass die angegebenen Zugriffszeiten die echten Maximalzeiten darstellen, die im worst-case auftreten können. Für L1 lohnt das nicht IMHO.

Für ram im System wär natürlich hübsch, glaub ich aber auch nicht dran. Wird einfach zu teuer sein. Bandbreite liefern die aktuellen Techniken wie Sand am Meer. Und extrem kurze Latenzen braucht man dank der ausgeklügelten Caches und prefetches eigentlich kaum noch, so dass ein Mehrpreis von niemandem bezahlt werden wird....

Aber am coolsten find ich ja den Elektronik-Praxis-Artikel: "Die Speicherzelle misst 0,126 qm2, benötigt 1 V Spannung und eine Stromstärke von 76 mW bzw. im Stand-by-Betrieb 42 mW."
Das qm2 lass ich ja noch durchgehen, aber bitte welche Stromstärke wird denn in mW gemessen? Und mW oder mA, für ein einziges Bit wär wohl nen bissle viel, alle 12bit ein Watt

naja... als Arbeitsspeicher würd ich das garnicht mal so unwahrscheinlich finden.... allzugroß kann der aufpreis nicht sein, und wenn man die leistung nicht brauch, kann man daran immernoch strom sparen.

Ragas schrieb:

naja... als Arbeitsspeicher würd ich das garnicht mal so unwahrscheinlich finden.... allzugroß kann der aufpreis nicht sein, und wenn man die leistung nicht brauch, kann man daran immernoch strom sparen.

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Wenn man normales Ram ohne SOI basteln kann, und das eDRAM nur mit? Und bist du sicher mit dem Strom sparen? Die Vergleiche, die da mit den Einsparungen gemacht wurden, bezogen sich doch auf 6-Transistor SRAM-Zellen, wenn ich das richtig verstanden habe.....

na ok.... das is natürlich nen problem..... ach keine ahnung . Wahrscheinlich wirds sowas nicht geben, schon, weil man da noch mal Entwicklungsarbeit reinstecken müsste, rams will man ja vileicht nicht gleich in 45nm Technik fertigen.

Ragas schrieb:

na ok.... das is natürlich nen problem..... ach keine ahnung . Wahrscheinlich wirds sowas nicht geben, schon, weil man da noch mal Entwicklungsarbeit reinstecken müsste, rams will man ja vileicht nicht gleich in 45nm Technik fertigen.

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DRAMs sind zudem standardisiert, da paßt eDRAM nichts ins Konzept.
Allenfalls auf FB-DIMM wäre es denkbar.

Aber so schnelles RAM wird weder effektiv nutzbar sein (s. DDR-1 nach -2 Wechsel), noch im Vergleich zum üblichen & rel. langsamen DRAM stromsparend arbeiten.

Es lohnt bei Computerdesigns immer nur zu optimieren, wenn ein Engpaß vorhanden ist.
Da ist das DRAM nur von untergeordnetem Problem, besonders wenn man DDR-3 schon berücksichtigt. Je größer die lokalen Caches werden (s. C2D, Yonah, Merom), desto weniger hat eine schnelle DRAM-Anbindung eine Bedeutung.

Crashman schrieb:

Den Daten entsprechend spricht doch vieles für einen differenzierten Aufbau.

L1 - weiterhin SRAM (nur geringe Größe, hohe Geschwindigkeit)

L2 - eDRAM (ziemlich schnell, kompakt und energiesparend)

L3 - zRAM (etwas langsamer, noch kompakter)

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Ich glaube kaum, daß eDRAM wirklich schneller als Z-Ram ist. IBM will ja 1.5 bis 2ns Latenz mit ihrem eDRAM in 45nm hinbekommen. Z-RAM schafft jetzt schon 2.5ns in 65nm. Da lohnt der zusätzliche Aufwand für eDRAM nicht, zumal das wohl von der Herstellung deutlich komplizierter ist (Stichwort: deep trench). Also entweder eDRAM oder Z-RAM.

Gipsel

AMD und ATI haben den Auftrag von MS erhalten die X360-GPU + eDRAM zu shrinken.
Hierbei wird sicherlich GPU + RAM-Modul zu einem Die vereschmelzen(geringere Packaging-Kosten). Die Technik, die sich hierfür durchsetzt wird auch in Fusion und zukünftigen Prozessor-Cache-Hierarchien verwendet.

Mein Favorit ist ZRAM - weil besonders schön mit SOI kombinierbar.
Bei der xbox360 sind es nur 10mb, getaktet mit nur 500mhz.

Bei der Wii-Konsole wird 1T-SRAM verbaut - sollte man auch nicht ausser acht lassen.

Schöne Grüße,
Tom

Opteron schrieb:

Les mal das Update des heise Artikels:

Was ich auch noch vermisse ist die Frage, ob man aus dem eDRAM auch normale Speichermodule basteln könnte.

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Mit einem 1000 Watt Netzteil und zum Preis von über 1000 € pro 1GByte sicher kein Problem.

Der Stromverbrauch dürfte sich extrem erhöhen. Schliesslich werden die kurzen Zugriffzeiten mit kürzeren Rententionzeiten (Zeit wie lange die Zelle die Ladung hält) einhergehen, d.h. die Refresh-Zeit muss verkürzt werden, was wiederum mehr Strom bedeutet. Die Zellgröße von IBM ist gigantisch im Vergleich zu heutigen DRAMs (ein 75nm DRAM hat ein Zellgröße von 0,045 µm²). Die Packungsdichte wird noch weiter reduziert, da sicherlich die Auswertelogik (speziell die Sense-Amps) mehr Platz brauchen um empfindlicher (schneller zu sein). Und von diesen SenseAmps werden wahrscheinlich noch mehr drauf sein, da die Anzahl der Wordleitungen pro SenseAmp geringer ist (verbessert Empfindlichkeit). Das alles macht die Chips viel größer als heutigen DRAM. Dazu ist ein prozessierten Wafer ala IBM 5-10 mal so teuer wie ein heutiger DRAM-Wafer. Man kommt also locker auf Faktor 10-20 bei den Kosten.

Gruß Sören

sciing schrieb:

Mit einem 1000 Watt Netzteil und zum Preis von über 1000 € pro 1GByte sicher kein Problem.

Dazu ist ein prozessierten Wafer ala IBM 5-10 mal so teuer wie ein heutiger DRAM-Wafer. Man kommt also locker auf Faktor 10-20 bei den Kosten.

Gruß Sören

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Wir reden aber doch hier nicht von Speicherchip-Wafer sondern von Wafer mit Prozessoren. Mag ja sein, dass die genannten Kostenfaktoren bei den Speicherchips gelten würden aber hier haben wir es mit Wafern zu tun, die in der Prozessorfertigung so viele Arbeitsschritte gesehen haben, da schlagen die paar extra DRAM-Steps zwar schmerzlich aber nicht SO zu Buche wie oben beschrieben.

Momentan bedeutet mehr On-Chip-Speicher nun einmal mehr Performance und warum 6 Transistoren verbraten, wenn ich die Information mit ZRAM oder eDRAM auch mit einem Speichern kann? Da wird der Extraaufwand doch bestimmt gerne in Kauf genommen, bzw. eiskalt der Rechenschieber in Sachen Kosten/Nutzen-Rechnung geschoben.

Klar, AMD hat ZRAM in der Tasche, aber was ich in dieser Diskussion vermisse, ist die Tatsache, dass AMD, wenn ich die Presseberichte richtig deute, ZRAM zur Evaluierung und Erforschung lizensiert hat. Das kann aber vielleicht etwas dauern. eDRAM vom Fertigungspartner IBM gibt es jetzt und der Bedarf ist da!!!! Ob AMD da anbeißt oder gar beides parallel anwendet....wer weiß, aber zumindest parallel glaube ich nicht.

Ich meine mal gelesen zu haben, dass Intel kleinere SRAM-Zellen im Angebot und daher Speichervorteile bei ihren Prozzis hat. Das wäre doch die Chance für AMD nun zurückzuschlagen, zumal die 45nm-Teile von Intel schon drohend am Horizont auftauchen.
ZRAM kann man später immer noch einführen.

Letzten Endes werden wir wohl auf beides noch länger warten müssen....

In erster Linie geht es doch letztenendes um die Waferfläche und bereits jetzt macht allein der L2 Cache fast die Hälfte des DIE aus. Es wäre also das effektivste diesen zu schrumpfen, solange weder die Kapazität, noch die Geschwindigkeit darunter leidet.
Mann kann ebend mehr DIEs aus einem Wafer stanzen.

Eben und so wie AMD finaziell zur Zeit dasteht, muss man bestimmt auf jeden Quadratmillimeter des Wafers achten.
Wie schon gesagt: Alles eine Frage der Kosten/Nutzen-Rechnung

Es kann so viel über eDRAM gelästert werden wie will: AMD wäre schön blöd eDRAM von IBM für die Anwendung in L2/L3-Caches als "kurzfristige" Lösung auszuschlagen. Es sei denn man kann schon nächste Woche mit ZRAM-Fertigung loslegen.....

Vielleicht ist ja aber ZRAM auch schon in der Linie und kommt gleich mit Barcelona......das ist ja gerade das herrliche beim Spekulieren!

na fast...kurzfristige Lösungen sind eher blöd, da die Herstellung des Rechenwerkes und des Cache Speichers nicht getrennt erfolgt und somit ein komplett neue Maskensatz für die Herstellung des Produktes und eine damit verbundene Optimierung der Herstellungsprozesse. Das alles um ein kurzzeitiges Produkt auf den Markt zu werfen? Hm....bei den Hochpreisprodukten könnte sich das ja ev. noch rechnen.
Letztenendes weiss wohl kaum einer von uns wie weit sie wirklich mit dem ZRAM sind.