Kein FSB333, dafür aber mehr Cache für den T-Bred?

Momentan überschlägt sich die Gerüchteküche in Sachen Athlon XP Nachfolger mal wieder. Der Prozessor mit dem Codenamen "Thoroughbred" wird in 0.13µ Technologie hergestellt werden, so viel ist schon mal sicher. Uneinigkeit herrscht jedoch noch bezüglich Frontsidebus und Cache-Größe. Offiziell gibt es von AMD dazu noch keine Informationen.

Gestern jedoch hatten wir die Möglichkeit mal wieder ein paar Sätze mit unserer inoffiziellen Quelle bei AMD zu plauschen, die bisher ja recht zuverlässig war. Behält sie recht, dann wird es eine gute und eine weniger gute Nachricht für die Power-User geben. Zuerst die schlechte: offenbar plant AMD derzeit nicht, den T-Bred für 166 MHz Frontsidebus (FSB333) aufzulegen. Sollte sich AMD aufgrund des Pressedrucks (momentan schreit ja jeder nach FSB333) kurzfristig nicht doch noch zu einer zweiten Schiene hinreissen lassen (Athlon XP "D"), dann wird FSB333 wenn überhaupt dann erst mit dem Barton (0.13µ SOI) kommen. Das ist unverständlich, haben wir doch z.B. in unserem <a href="http://www.planet3dnow.de/artikel/hardware/a7v333_proto//index.shtml">A7V333-Preview</a> deutlich gesehen, wie positiv sich FSB333 synchron zum RAM auf die Gesamt-Performance auswirken würde. Ferner wären dazu nicht einmal Änderungen am Core notwendig. AMD setze derzeit voll auf den Hammer, hört man. Meilensteine in der Weiterentwicklung der Athlon-Architektur seien nicht mehr geplant.

Eine positive Nachricht hat unsere Quelle auch noch für uns: die <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1008717004">offizielle Stellungnahme von AMD</a>, der T-Bred sei ein 1:1 Die-Shrink des Palomino, ist offenbar nichts anderes als gezielte Ablenkung; oder Wortklauberei, denn man könnte auch argumentieren, daß der L2-Cache nicht wirklich Bestandteil des Cores sei und damit hätte man damals nicht einmal geschwindelt. Wie groß der L2-Cache des T-Bred nun sein wird, wollte oder konnte uns unser Freund nicht sagen. Daß der Cache größer sein wird, als der des aktuellen Palomino, dafür würde er seine Hand ins Feuer legen. Naja, wir werden sehen...

Denke , das der L2-Cache eine größe von 512KB bekommt ! (wie Intel)

Ob der T-Bred nun mit 133 oder 166 MHz FSB auf den Markt kommt, ist doch eigentlich egal, solange der Multiplikator einstellbar bleibt und Chipsätze existieren, die den FSB333, wie 166 MHz DDR so schön heißen, ermöglichen.

Viel wichtiger noch als ein größerer Cache ist eine schnellere Anbindung! 64 Bit ist wirklich nur noch antiquiert, wenn man mal überlegt, wie lange schon der Intel-L2-Cache mit 256 Bit angebunden ist.

hauptsache ist jedoch dafür, dass die cpus ungelockt bleiben, und amd nicht "einfach so" ohne UNS *g* zu fragen die multis hardware lockt.. und zwar cpu intern... dann muss man harte geschütze auffahren wie offene verlötung usw... schätze aber es wird beide varianten der cpu geben zuerst eine mit 133 dann eine mit 166. 133 für die leute mit ollen boards

Ich denke die schlechte Nachricht ist doch für Power-User eher eine gute. FSB-Overclocking macht doch viel mehr Sinn als per Multi.

Im Prinzip verstehe ich AMD, dass sie beim FSB266 bleiben. PC2700 ist laut VIA und SiS zwar der Hype, doch die Speicherhersteller ziehen nicht mit. Eine große Verfügbarkeit von PC2700er Speicher zur Versorgung von FSB333 CPUs ist also noch nicht gewährleistet.
Die entsprechenden Spezifikationen für die PC2700er DIMMs sind auch erst ganz frisch festgelegt worden (oder erst in der Bearbeitung ) sodass am Markt kein/kaum zuverlässiger Speicher verfügbar ist. Die Speicherchips sind zwar schon für PC2700er spezifiziert, doch die DIMMs, also die Trägermodule, sind noch für PC2100 ausgelegt, und verursachen so ein erhöhtes Rauschen auf dem Speicherbus. (Nachzulesen bei TecChannel)

So gesehen - weil alles bei FSB266 bleibt - macht der größere Cache beim TBred besonders Sinn. Je höher AMD die Taktfrequenz schraubt, desto mehr Speicherbandbreite wird benötigt. Wie ich gerade erklärt habe, ist eine Versorgung mit PC2700 noch nicht gewährleistet - laut Hartware nicht vor 2003. Durch die Vergrößerung des L2-Cache werden Speicheranfragen bei den meisten Anwendungen stark reduziert. Mit 512 KB L2 hätte der Tbred ganze 640 KB effektiven Cache on Die, soviel effektiven Cache gabs seit dem Sockel 7 nicht mehr. Das sollte sogar für die größten Programmcodes reichen

Muss ich auch nochmal meine Quelle in Dresden befragen. Die hatte auch nicht viel mehr rausgerückt, außer dass die Teile in Produktion sind. Warum eigentlich nicht 768kB Cache? Das wären dann ja 896 insgesamt

Mal kurz nachrechnen: 768 KB + 128 KB gibt ... "grübelgrübel" ... 896 KB

Ich hab mal so ein bischen auf nem Zettel die Die-Größen skizziert, also erst von Palomino und Morgan, dann kann man in etwa erkennen, was die zusätzlichen 192 KB des XP sind. Entsprechend hab ich dann mal die kompletten 256 KB abgeschätzt und noch mal drangezeichnet. Dadurch wird der Palomino immer noch nicht so breit - im Verhältnis - wie der Thoroughbred. Deshalb halte ich auch das (768 KB) für realistisch. Könnte natürlich auch sein, dass der Cache endlich schneller wird 8)

Ups, total verrechnet. Naja bin ja auch erst um 5 Uhr früh ins Bett und vor ner Stunde aufgestanden. Da kann das mal passieren. Ich ändere das gleich.

Ich hab jetzt noch ein schönes Bildchen gemalt, was ich schon ein wenig skizziert hatte. Ich muss zugeben, an einer Stelle hakts. Ich hab das Bild des Thoroughbred ein bischen zu stark vergrößert, ich wollte eben, dass die vertikale Seite gleich lang ist. Deshalb ist der Thoroughbred jetzt mit dem Faktor 1,52 gestreckt, 0,18/0,13=1,38.

Auch konnte ich aufgrund der Schatteneffekte nicht hundertprozentig fesstellen, wo jeweils der Die aufhört. Aber ich denke ein paar Anhaltspunke sind durch das Bild schon möglich.

wichtiger wäre wohl eher die Cacheanbindung. Nicht mehr 64bit, sonder wie Intel 256bit+ECC (ist es 264 oder 272bit). Das brachte schon beim P3 10-15% Mehrleistung.

Die Gerüchteküche brodelt wieder heftig im Moment, es gibt sozusagen 3 warme Mahlzeiten am Tag - ich denke, zu ganz viel führt das Rumgerate nicht, bald wird eh alles von der Realität eingeholt.

Also ne breitere Cacheanbindung wirds sicher nicht geben - zum einen müsste man zuviel an der Architektur ändern zum andern kann man als aussenstehender nicht beurteilen ob eine breitere Anbindung des K7-Cores wirklich von Vorteil wäre - es wird schon seinen Grund haben das 64bit verwendet werden.

Ich glaube der T-bred kommt mit 512kb L2Cahce und als besonderes schmankerl mit einem entsprechenden Überhitzungsschutz (wie beim P3) daher.
Ab Sommer gibts dann evtl 166MHz FSB und natürlich SOI in Form des Barton.

Treffen wir uns am AMD Stand auf der C-Bit,denn hat das raten ein ende

Cache ist GUUUUUUUT

Davon kann man nie genug haben

....man stelle sich nur die SETI-Zeiten vor *schwelg*

Ich denke, dass AMD im Athlon bislang keinen so schnellen L2 Cache wie Intel integriert hat, liegt nicht daran, dass es nichts bringen würde, sondern hatten einen anderen sehr schwerwiegenden Grund:
Wenn man sich dass Die-Photo des PIII (Coppermine) anschaut, erkennt man auf einen Blick die dominierenden Cachebänke. Sie brauchen mindestens ein Drittel der Die-Fläche. Bei einer Gesamtfläche von 106 mm² sind das dann mindestens 35 mm². AFAIK hatte der K75 Kern eine Die-Fläche von 102 mm², mit Intels Advanced Transfer Cache wäre er dann auf mindestens 137 mm² angewachsen, der Palomino auf mindestens 145 mm². Ich gebe zu ein wenig hakts auch hier, da der Spitfire ein wenig kleiner als der K75 ist, aber es ist denke ich einfach zu erkennen, dass die Fläche des Dies und damit die Produktionskosten des Athlon in 0,18 Micron enorm gestiegen wären. Da AMD nicht die riesigen Produktionskapazitäten wie Intel hat, sind solche Überlegungen wichtig.