PC-Mag zitiert einen Sprecher der PCI Special Interest Group (
PCI-SIG), dass es unerwartete Verzögerungen bei der Festlegung des Nachfolgers von PCI-Express 2.0 gäbe. Der
Präsident der Organisation Al Yanes rechnet damit, dass die Spezifikationen im zweiten Quartal 2010 verabschiedet sein werden. Erste Chips und Geräte könnten mit PCI-Express 3.0 dann erst 2011 erscheinen.
Die aktuellen Probleme bestehen darin, dass der neue Standard auch rückwärts kompatibel zu den
älteren Standards 1.0 und 2.0 sein müsse. Das ist in so fern schwierig, weil die bisherige Fehlerkorrektur und Taktrückgewinnung eine 8b/10b Modulation nutzt. Der neue Standards setzt hingegen auf 128b/130b Codierung. Diese generiert zwar damit einen deutlich geringeren Overhead, aber erhöht die Chipkomplexität unerwartet.
PCI-Express 1.0 nutzt eine Frequenz von 2,5 GHz. Der aktuelle Standard nutzt 5 GHz. Durch die 8b/10b-Encodierung reduziert sich der reale Datendurchsatz um ein Fünftel. So kann eine Lane 250 MByte/s, bzw. im aktuellen Standard 500 MByte/s übertragen. Der kommende Interconnect soll eine Datenrate von 1 GByte/s bieten. Durch die 128-b/130-b Modulationstechnik werden aber dafür keine 10 GHz, sondern lediglich 8 GHz Taktfrequenz benötigt.
Schon im
August 2007 wurden erste Kenndaten bekanntgegeben, wobei damals noch nicht entschieden war, welche Taktfrequenz- und Encoding-Schema genutzt werden könnte.
Geplant war auch, dass insbesondere die Zusammenarbeit mit Fremdchips im Rahmen der "Geneseo"-Initiative von
Intel und
IBM im neuen Standard nochmals verbessert werden sollte.
HP schlug mit AMD Ende Juli 2009 darüber hinaus eine sogenannte "
protocol multiplexing extension" vor, um zwischen verschiedenen IO-Protokollen schnell umzuschalten.
Meldungen:
"
PCI Express 3.0 Spec Pushed Out to 2010" (5. August 2009) [pcmag.com] .
"
PCI Express 3.0 delayed" (21. August 2009) [Fudzilla.com].
"
AMD, HP propose extensions for PCI Express 3.0" (31 Juli 2009) [EETimes.eu] .
MFG Bobo(2009) Martin Bobowsky
