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  1. Beitrag #1
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    AMD Interposer Strategie - Zen, Fiji, HBM und Logic ICs

    AMD hat eine Abkehr von dem "Fusion"-Konzept angekündigt, welches zuvor mit der Einführung der ersten APUs, CPU und GPU auf einem einzigen Chip, der 2011 der Öffentlichkeit vorgestellt wurde. Dieses Konzept scheint an ein Limit gelangt zu sein, welches AMD nun seine Strategie beim grundsätzlichen Aufbau einer CPU/APU/GPU ändern lässt.

    Auf der diesjährigen Investoren-Tagung wurden erste Details dazu veröffentlicht, wie Planet3D berichtet hatte - hier nochmals die relevanten Folien als Übersicht:















    Die Fragen die ich in diesem Thread gerne diskutieren würde betreffen die einzelnen Chip-Baugruppen. Welche davon wird AMD auslagern wie z.B. die Chipsätze, welche von ASMedia entwickelt und hergestellt werden. oder wie HBM-Speicher, der bei der in Kürze erscheinenden Fiji-GPU zum Einsatz kommen wird und der erste auf einem Interposer basierenden Chip ein wird im Zuge dieser Strategie.



    Auf dieser Folie werden die Partner der Interposer-Technologie genannt mit UMC, Amkor und ASE.
    UMC ist als Foundry bekannt, doch die beiden andere sind nicht so geläufig.
    Amkor ist Partner von Globalfoundries bei der Zulieferkette für 2.5 Stacking Technologie:
    ASE ist der weltweit größte "assembly and test service Provider" was soviel wie ein Dienstleister rund um Zusammenbau und Tests von Halbleitern ist.



    Weiterhin ist von großem Interesse wie nun AMD mit dieser Technik die Komponenten aufteilt und in welchem Fertigungsprozess diese produziert werden, bevor sie auf den Interposer kommen.

    Sehr interessante und ausführliche technische Keynote zu Die-Stacking - Danke an amdfanuwe für die Quelle:
    http://www.microarch.org/micro46/files/keynote1.pdf

    Kosten des Interposers bei der Herstellung:
    Da es passive Interposer sind, sind die Kosten überschaubar. Das ist simples Silizium von einem Wafer ohne wirklich komplizierte Strukturen:
    http://electroiq.com/blog/2012/12/li...poser-pricing/

    Der Interposer kostet pro 100mm² 1$
    Der gesamte Wafer kostet gerade mal 500-650$

    Weitere Quellen:
    AMD TECHNICAL REPORT: Inter-device Communication and Sharing in Emerging Memory Systems
    Challenges for Power, Signal, and Reliability Verification on 3D-IC/Silicon Interposer Designs
    Patent von Altera für zusammengesetzte Interposer "Stiched Interposer"
    Vergleich zwischen Silikon- und Polymer-Interposer
    EETimes: Vergleich 2D vs 2.5D vs 3D ICs - Grundlagen zu Stacking Technologien

    Bildquellen:


    A 2.5D IC/SiP using a silicon interposer
    and through-silicon vias (TSVs)



    A simple “True 3D IC/SiP”


    A more complex “True 3D IC/SiP”



    Enabling Interposer-based Disintegration of Multi-Core Processors

    Klicke auf die Grafik für eine größere Ansicht 

Name:	SoC_Cost_Latency.JPG 
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ID:	34745Klicke auf die Grafik für eine größere Ansicht 

Name:	SoC_Yield_Interposer.JPG 
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ID:	34746Klicke auf die Grafik für eine größere Ansicht 

Name:	SoC_Interposer_active_passive.JPG 
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ID:	34747Klicke auf die Grafik für eine größere Ansicht 

Name:	SoC_Speed_Comparsion.JPG 
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ID:	34748Klicke auf die Grafik für eine größere Ansicht 

Name:	SoC_Yield_Comparsion.JPG 
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ID:	34749
    Miniaturansichten angehängter Grafiken Miniaturansichten angehängter Grafiken Klicke auf die Grafik für eine größere Ansicht 

Name:	HBM_Memory Controller_Split.JPG 
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ID:	32739   Klicke auf die Grafik für eine größere Ansicht 

Name:	Interp_Scheme.JPG 
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    Geändert von Complicated (25.09.2016 um 17:18 Uhr)
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  2. Beitrag #2
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    Bei jeweils einem Die für CPU, GPU und NB/SB-Funktionen, könnte man ein komplettes GPU-Die aus einer jeweils aktuellen Serie unterbringen.
    @Fertigung z.B.: CPU/14nm, GPU/28nm und NB/SB in irgendwas zwischen 55 und 28nm? Wäre praktisch und flexibel.

  3. Beitrag #3
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    Du solltest noch diese AMD Präsentation von 12-2013 hinzufügen:
    http://www.microarch.org/micro46/files/keynote1.pdf
    Seite 48 finde ich interessant.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

  4. Beitrag #4
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    Bedenkt man, wie lange schon am Stapeln von Silizium getüftelt wird, denke ich nicht, dass die Abkehr vom Fusion-Konzept Resultat einer erst neulichen Erkenntnis war.
    Weitere Gründe absets des Fertigungsvorsprungs der Konkurrenz werden ja in der von amdfanuwe zitierten Präsentation ab S. 36 recht schön benannt:

    • All similar technology components have been integrated such as Cache, FPU, MultiMedia, NB, GPU, SB, etc...
    • Only disparate technologies such as DRAM, MEMS, True IVR, Storage, Optics are left

    • Process scaling will to stop supporting diverse functionalities on a single die such as fast logic, low power logic, analog, and cache
    • The single die will want to break into specialized components to maximize the value of new and existing process nodes

    • Process complexity is increasing and yield is dropping as mask count increases
    • Large die sizes will continue to have yield challenges
    • Die partitioning is challenging and there is significant microarchitecture research
    Konsequenterweise müssten auch die APUs mit dem gemeinsamen Speicherkontroller wieder aufbrechen, so dass CPU und GPU im jeweils besten geeigneten Prozess hergestellt werden. Der Speicherkontroller müsste dann Hauptbestandteil des (aktiven) Interposers werden.

  5. Beitrag #5
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    Zitat Zitat von Complicated Beitrag anzeigen
    AMD hat eine Abkehr von dem "Fusion"-Konzept angekündigt, welches zuvor mit der Einführung der ersten APUs, CPU und GPU auf einem einzigen Chip, der 2011 der Öffentlichkeit vorgestellt wurde. Dieses Konzept scheint an ein Limit gelangt zu sein, welches AMD nun seine Strategie beim grundsätzlichen Aufbau einer CPU/APU/GPU ändern lässt.....
    Irgendwie eine komische Einleitung... Was hat Fusion mit dem Aufbau einer CPU/APU oder gar Interposern zu tun!?
    Ich denke mal nicht, dass sich irgendetwas ausschliesst... oder !?

    TNT

  6. Beitrag #6
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    Diesen Artikel von Charlie Demerjian find ich auch noch interessant.:
    https://semiaccurate.com/2015/05/19/...ks-hbm-memory/
    Bisher waren die Verbindungen der Komponenten untereinander durch die "geringe" Pinanzahl, ca. 1000 Pins / CPU, beschränkt.
    Es sind nur eine begrenzte Anzahl an PCI-e, RAM Leitungen, etc. möglich, die über das Board geleitet werden müssen. Zudem sind für jeden Pin stromfressende Leitungstreiber nötig.
    Durch die Microbumps und den Interposer sind wesentlich mehr Leitungen möglich, mit denen die Chips auf dem Interposer kommunizieren können (Faktor 100). Daurch ließen sich die Interconnects zwischen den Chips nicht nur durch 8 oder 16 sondern durch 128, 256 oder noch mehr Leitungen ausführen. Z.B. könnte ein GPU Chip mit der CPU nicht nur über "16 PCI-e 3.0" Leitungen angebunden sein sondern über den Interposer eben mit 256 Leitungen.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

  7. Beitrag #7
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    Zitat Zitat von amdfanuwe Beitrag anzeigen
    Du solltest noch diese AMD Präsentation von 12-2013 hinzufügen:
    http://www.microarch.org/micro46/files/keynote1.pdf
    Seite 48 finde ich interessant.
    Zitat Zitat von amdfanuwe Beitrag anzeigen
    Diesen Artikel von Charlie Demerjian find ich auch noch interessant.:
    https://semiaccurate.com/2015/05/19/...ks-hbm-memory/
    Danke für die Links. Die Keynote ist sehr detailiert. Charlies Artikel finde ich oft interessant, doch leider auch zu reisserisch und nicht immer nur auf Fakten basierend. Daher verwende ich SemiAc nicht als primäre Quelle, solange es nicht anderweitig bestätigt wurde.
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  8. Beitrag #8
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    Stacked DDR4 RAM ist auch schon angekündigt von Samsung:
    http://community.cadence.com/cadence...ransform-drams
    In August 2014, as Tabrizi noted, Samsung announced that it has started mass production of the industry’s first 64GB, DDR4 RDIMMs that use 3D TSV packaging technology. The new RDIMMs include 36 DDR4 DRAM chips, each of which consists of four 4Gb DDR4 DRAM dies. According to Samsung, the new 64GB TSV module performs twice as fast as a 64GB module that uses wire bonding, while consuming half the power.
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  9. Beitrag #9
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    Joe Marci, CTO von AMD und früherer JEDEC-Vorstand lässt ein paar Details zu den verwendeten Interconnects zwischen HBM und GPU/CPU/APU in einem Interview zu HBM raus:
    http://techreport.com/review/28294/a...mory-explained
    The interposer is what makes HBM's closer integration between DRAM and the GPU possible. A traditional organic chip package sits below the interposer, as it does with most any GPU, but that package only has to transfer data for PCI Express, display outputs, and some low-frequency interfaces. All high-speed communication between the GPU and memory happens across the interposer instead. Because the interposer is a silicon chip, it's much denser, with many more connections and traces in a given area than an off-chip package.
    Diese Anbindungen sind nach wie vor traditionell auf dem Package.
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  10. Beitrag #10
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    Naja, wie ich im anderen Thread schon geschrieben habe: Es wäre wirklich super wenn AMD das schaffen würde, dass sie nur noch kleine Module herstellen, und alles, nach belieben kombiniert, auf einem Interposer zusammen backen könnten. Bei den APUs sollte das deutlich weniger Ausschuss (in Prozent pro Wafer) bedeuten. Und man könnte die Module besser selektieren und kombinieren, für stromsparende oder hochleistungsfähige CPUs. Und man könnte z.B. einfach ein gutes CPU-Modul mit einem guten GPU-Modul kombinieren, für eine High-End-APU (wo man vorher vielleicht eine schlechte Ausbeute hatte). Selbst unterschiedliche, angepasste/angemessene, Fertigungsprozesse für GPU, CPU und Zusatzmodule wie Chipsatz etc. wären denkbar. Alles in Allem ein großer Gewinn - bis auf die zusätzlichen Kosten für Interposer und das zusammen backen.
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  11. Beitrag #11
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    Da es passive Interposer sind, sind die Kosten überschaubar. Das ist simples Silizium von einem Wafer ohne wirklich komplizierte Strukturen:
    http://electroiq.com/blog/2012/12/li...poser-pricing/

    Der Interposer kostet por 100mm² 1$
    Der gesamte Wafer kostet gerade mal 500-650$

    Selbst wenn AMD 10$ pro CPU/APU/GPU für den Interposer benötigt, so spart alleine die Reduzierung des Dies bei z.B. Fiji um 40mm² deutlich mehr ein. Zudem noch ein halb so grosses PCB, keine RAMs mehr die verbunden werden sollen, weniger Stromlanes, wenige Layers. Da kommt deutlich mehr zusammen als die 10$.

    Und nicht zu vergessen, dass der Umsatz für den verwendeten RAM ab sofort durch AMDs Bücher geht - alleine dadurch sollte eine Umsatzsteigerung möglich werden.
    Geändert von Complicated (01.06.2015 um 17:07 Uhr) Grund: Silicium/Silikon
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  12. Beitrag #12
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    Die Mehrkosten durch den interposer dürften sich aber durch die höhere yield relativieren. (Vermutung)

    Möglich wahre auch dass man die selbe DIE\Maske für die kleinen dGPUs und APUs nutzt.


    Oder wie im diesjährigen Aprilscherz auf die Spitze treibt. Ganz unrealistisch find ich den nicht.

  13. Beitrag #13
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    Zitat Zitat von Complicated Beitrag anzeigen
    Das ist simples Silikon Silizium von einem Wafer ohne wirklich komplizierte Strukturen:
    Allerdings wäre es mit Silikon auch ganz witzig
    Häufig vorkommende Rechtschreibfehler in deutschsprachigen Hardwareforen:
    Falsch: Standart Richtig: Standard | | Falsch: ebend Richtig: eben
    Falsch: einzigste Richtig: einzige | | Falsch: am Markt aufschlagen Richtig: auf den(/dem) Markt kommen(/erscheinen) (etc.)
    Falsch: Tackt Richtig: Takt | | Falsch: AMD's CPU's Richtig: AMDs CPUs
    PS: Ich bin selbst sicherlich kein Rechtschreibgenie und somit keineswegs vor Fehlern gefeit.

  14. Beitrag #14
    Grand Admiral
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    Ein hier häufig angebrachter Kritikpunkt war es doch auch, dass die Designs von CPU und GPU sich nicht gut miteinander kombinieren lassen. Das Design der CPU wird z.B. auf höheren Takt ausgelegt als das der GPU. Die APU wies dann fertigungstechnische Probleme auf, die man Globalfoundries in die Schuhe schob.
    Das Problem sollte mit dem Interposer der Vergangenheit angehören.
    MfG

    PS: Was ist eigentlich Silikon?
    Ok, LoRDxRaVeN, warst schneller.

  15. Beitrag #15
    Gast11062015
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    Amd hätte die Zeit bis zur neuen Gen. bei den Apu´s auch besser überbrücken können.

    z.b. mit GDDR5, das Interface ist auf den Kaveri ja da
    Oder wenigstens die Komprimierung die die 285 beherrscht dann wäre DDR3 noch nicht soooo .........
    Geändert von Gast11062015 (01.06.2015 um 17:01 Uhr)

  16. Beitrag #16
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    Allerdings wäre es mit Silikon auch ganz witzig
    Ja danke habs geändert
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  17. Beitrag #17
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    Ihr überseht m.E. das die Defect-Rate bei Interposer/TSV überproportional steigt. Das macht man weil man muss (zum Beispiel wegen der Anzahl der Kontakte), aber nicht weil es so toll flexibel ist. ct hat das seinerzeit mal analysiert, als Intel beim Pentium II den Cache aufs MCM brachte weil er nicht mit brauchbarer Yield in ein Die integrierbar war.
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  18. Beitrag #18
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    Zitat Zitat von Markus Everson Beitrag anzeigen
    Ihr überseht m.E. das die Defect-Rate bei Interposer/TSV überproportional steigt. Das macht man weil man muss (zum Beispiel wegen der Anzahl der Kontakte), aber nicht weil es so toll flexibel ist. ct hat das seinerzeit mal analysiert, als Intel beim Pentium II den Cache aufs MCM brachte weil er nicht mit brauchbarer Yield in ein Die integrierbar war.
    Meinst Du nicht, dass sich in den letzten 18 Jahren vielleicht etwas verbessert haben könnte, bei der Technik?
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  19. Beitrag #19
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    Die Herstellung des Interposers in einem ausgereiften, gröberen Prozess sollte jedenfalls kein Problem darstellen. Sind die TSVs schwierig miteinander zu verbinden, oder gibt es Alterserscheinungen? Was genau meinst Du mit der Defect-Rate bei Interposer/TSV?
    MfG

  20. Beitrag #20
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    Hier eine Abhandlung von AMD zu den kommenden Speicherarchitekturen und deren Anbindung:
    http://www.amd.com/Documents/AMD-Res...-2014-1776.pdf
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  21. Beitrag #21
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    Intel ist nicht geizig mit Masken, aber manchmal greifen sie dennoch auf Multi-Chip-Packages zurück. Nehmen wir Westmere mit der iGPU auf einem separaten Chip oder Broadwell mit dem PCH auf einem separaten Chip. Natürlich ist dies eine "Notlösung", aber eine gangbare, falls sonst die Kosten für eine Maske durch zu geringe Stückzahlen nicht wieder eingespielt würden. Mit jedem Shrink steigen die Kosten für eine Maske schließlich exponentiell an. Außerdem bekommt Intel so noch ältere Fabs ausgelastet. Insofern begibt sich AMD hier in gute Gesellschaft. Ein Interposer ist zwar ein belichteter Halbleiter und demnach nicht mit einem herkömmlichen Package vergleichbar, aber da er lediglich Leiterbahnen enthält, übernimmt er (teilweise) dieselbe Aufgabe. Allerdings sehe ich persönlich bei HBM und gegebenfalls noch FCH das Ende der Fahnenstange erreicht. Weiter ausdehnen sollte man die Interposertechnik nicht. Verglichen mit herkömmlichen Packages ist sie nämlich doch ziemlich teuer. Verwundern sollte dies jedoch niemand, denn man muss die Interposer in Rein(st)räumen belichten und braucht dafür sehr aufwendige Anlagen sowie bei jedem Durchlauf hektoliterweise kostspielige Chemikalien.

  22. Beitrag #22
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    Zitat Zitat von SPINA Beitrag anzeigen
    Verglichen mit herkömmlichen Packages ist sie nämlich doch ziemlich teuer. Verwundern sollte dies jedoch niemand, denn man muss die Interposer in Rein(st)räumen belichten und braucht dafür sehr aufwendige Anlagen sowie bei jedem Durchlauf hektoliterweise kostspielige Chemikalien.
    Du hast dazu eine belastbare Quelle? Denn wir haben hier schon eine die für den Interposer Kosten in Höhe von 500-650$ pro 200mm Wafer benennt.
    100mm² kommen auf ca. 1$

    Zitat Zitat von Complicated Beitrag anzeigen
    Da es passive Interposer sind, sind die Kosten überschaubar. Das ist simples Silizium von einem Wafer ohne wirklich komplizierte Strukturen:
    http://electroiq.com/blog/2012/12/li...poser-pricing/

    Der Interposer kostet por 100mm² 1$
    Der gesamte Wafer kostet gerade mal 500-650$
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  23. Beitrag #23
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    Zitat Zitat von Complicated Beitrag anzeigen
    Da es passive Interposer sind, sind die Kosten überschaubar. Das ist simples Silizium von einem Wafer ohne wirklich komplizierte Strukturen:
    http://electroiq.com/blog/2012/12/li...poser-pricing/

    Der Interposer kostet por 100mm² 1$
    Der gesamte Wafer kostet gerade mal 500-650$

    Selbst wenn AMD 10$ pro CPU/APU/GPU für den Interposer benötigt, so spart alleine die Reduzierung des Dies bei z.B. Fiji um 40mm² deutlich mehr ein. Zudem noch ein halb so grosses PCB, keine RAMs mehr die verbunden werden sollen, weniger Stromlanes, wenige Layers. Da kommt deutlich mehr zusammen als die 10$.

    Und nicht zu vergessen, dass der Umsatz für den verwendeten RAM ab sofort durch AMDs Bücher geht - alleine dadurch sollte eine Umsatzsteigerung möglich werden.
    Wenn der Interposer quasi nix kostet dann könnte die neue HBM Grafikkarte ja auch mit mehr als 4 RAM-Stacks bestückt werden?

  24. Beitrag #24
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    Könnte man. Ist unsinnig. Das zusammenbasteln ist das teure.

  25. Beitrag #25
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    Ich bin mir nicht sicher inwiefern das in Abhängigkeit stehen sollte? Was meinst du?
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