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  1. Beitrag #1
    Themenstarter
    Administration Avatar von pipin
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      Notebook
      Modell: --
      Desktopsystem
      Prozessor: AMD Ryzen 5 1600x
      Mainboard: ASRock X370 Gaming K4
      Arbeitsspeicher: 2x 8192 MB Corsair (DDR4 3000)
      Grafikkarte: Sapphire Radeon R9 390
      Display: 27 Zoll Acer + 24 Zoll DELL
      SSD(s): Samsung 960 EVO 250GB
      Festplatte(n): diverse
      Soundkarte: Onboard
      Betriebssystem(e): Windows 10
      Browser: Firefox, Vivaldi
    • Mein DC

      pipin beim Distributed Computing

      Aktuelle Projekte: SETI
      Rechner: Ryzen 5 1600X, Xeon E3-1225 v3, Phenom II x4 945
      Mitglied der Kavallerie: Nein
      BOINC-Statistiken:
      Folding@Home-Statistiken:

    Registriert seit
    16.10.2000
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    AMD-"Raven Ridge APU"-Präsentation Hot Chips 30 vom 20.08.2018

    Von der diesjährigen Hot-Chips-30-Konferenz wurden Videos der verschiedenen Sessions hochgeladen. Unter anderem die Session 2 mit den Themen „Intel’s High Performance Graphics solutions in thin and light mobile form factors“ und „Delivering a new level of Visual Performance in an SoC — AMD Raven Ridge APU“. 

    (…)

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  2. Die folgenden 3 Benutzer sagen Danke zu pipin für diesen nützlichen Beitrag:

    C4rp3di3m (05.12.2018), E555user (05.12.2018), Pinnacle Ridge (05.12.2018)

  3. Beitrag #2
    Commander
    Commander
    Avatar von E555user

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    Genau der richtige Zeitupunkt die Präsentation nochmals anzusehen. Es wird eben sehr deutlich wie bei den APUs die diversen Einheiten der GPU mittels IF entkoppelt wurden. Auch bei den GPUs ist alles was nicht CU bzw. Graphics Pipeline ist mittels IF in ein anderes Chiplet oder I/O Modul auslagerbar. Wenn ich mich recht erinnere ist das mehr als bei Vega10, dort verortete ich nur den HBM2 bzw. Memorycontroller bzw. HBCachecontroller mit IF angebunden.
    Vielleicht hat man tatsächlich im Zuge des PCIe4 Upgrades mit schnellen SerDes es geschafft die Leistungsfähigkeit ausreichend zu steigern um das jetzt auf einem MCM Die2Die verteilen zu können, statt in einem Die gebunden sein zu müssen. Es entstünde dann die Frage ob mit GPU-Chiplets mit gemeinsamen L3 Cache nach aussen via Treiber eine monolitische GPU abgebildet werden könnte.
    Geändert von E555user (05.12.2018 um 18:16 Uhr)

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