Details zu AMDs Quad-Core Opteron

[Nero24]

In diesen Tagen findet das alljährliche <a href="http://www.instat.com/Fallmpf/06/" TARGET="_Blank">Fall Microprocessor Forum</a> in San Jose statt, wo AMD derzeit aus dem Nähkästchen plaudert, was seine kommenden CPU-Entwicklungen betrifft.

Über AMDs geplante Quad-Core Offensive haben wir auf Planet 3DNow! in der Vergangenheit bereits mehrfach <a href="http://www.planet3dnow.de/cgi-bin/newspub/search.cgi?category=1&keyword=quad-core">berichtet</a>. Die Hardware-Gemeinde ist ein Dorf, Gerüchte verbreiten sich schneller, als es die geschwätzigsten Waschweiber zu stande bringen würden. So sind auch nicht wirklich alle Informationen neu, aber zumindest ist interessant zu sehen, dass etliche der Gerüchte tatsächlich zutreffend waren; und ein paar echte Neuigkeiten gibt es natürlich trotzdem.

Bereits Anfang Juni hat AMD seine 4x4 Pläne der Öffentlichkeit präsentiert (wir <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1149178574">berichteten</a>). Seit damals ist klar, dass AMD sein Heil für die Zukunft in der erweiterten Multi-Core Strategie sucht, um gegen die wieder erstarkte Konkurrenz aus dem Hause Intel bestehen zu können. Nachdem der Dual-Core Prozessor AMD Athlon 64 X2 das <a href="http://www.planet3dnow.de/artikel/diverses/doping/10.shtml">SMP-On-Chip</A> bereits vor Jahresfrist eingeleitet hat, soll mit dem Quad-Core Prozessor nun die nächste Leistungsstufe folgen.

Der 4-Kern Prozessor soll unter dem Codenamen Barcelona entwickelt werden und zuerst als Opteron das Licht der Welt erblicken. Er soll dabei mit dem neuesten <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1141900842">Server-Sockel F</a> kompatibel sein, damit Kunden, die gar nicht genug Leistung haben können, ihre derzeitigen Sockel F Opteron einfach 1 zu 1 austauschen können. Auch die Systemintegratoren von Servern werden sich freuen, wird der Aufwand für die Integration des neuen Prozessors doch minimal sein.

Aber der neue Quad-Core Prozessor wird nicht einfach nur eine bekannte CPU mit zwei aufgeklebten Dual-Core Kernen sein. AMD wird zum ersten Mal seit geraumer Zeit wieder tiefgreifendere Modifikationen an den Kernen vornehmen. Zum einen bekommt der Barcelona einen erweiterten SSE-Befehlssatz namens SSE128. Dieser beinhaltet ein paar neue Befehle (EXTRQ, INSERTQ, MOVNTSD, MOVNTSS) sowie ein paar weitere Verbesserungen. Interessanterweise wird der SSE128-Befehlssatz aber nicht mit dem neuen Intel SSE4-Befehlssatz kompatibel sein. Damit führt AMD zum ersten Mal seit dem 3DNow! Befehlssatz wieder eine Multimedia-Erweiterung ein, zu der es (noch) kein Intel-Pendant gibt. Die Zeit wird zeigen, wie die neuen Befehle von den Programmierern und Compilerbauern angenommen wird.

Aber damit sind die Verbesserungen des Barcelona noch nicht am Ende. Nachdem AMD beim Wechsel vom K6 auf den K7 die Branch-Prediction Unit deutlich vereinfacht hat (der K6 hatte eine enorm gute BP-Unit) und die des aktuellen K8 im Prinzip auf der des K7 aufbaut, soll der Barcelona nun ein paar Modifikationen erhalten, die die Trefferquote der Predictor-Einheit erhöhen soll.

Auch die üblichen Verdächtigen sind wieder an Bord: der Translation-Lookaside-Buffer (TLB) wurde erneut vergrößert, Ladeoperationen können Out-of-Order umorganisert werden und die Instruction Queue wächst von 16 auf 32 Byte. Ferner sollen Divisionen hardwareseitig abgebrochen werden können, wenn eine Schaltlogik erkennt, dass sich am Ergebnis nichts mehr ändert wird, was bei einigen Divisionsschleifen deutlich Vorteile in der Rechenzeit bringen soll.

Aber auch am gerade erst mit dem Sockel AM2 (Desktop) und Sockel F (Server) eingeführten DDR2 Memory-Controller hat AMD bereits wieder Hand angelegt. So sollen die beiden Memory-Controller nun komplett unabhängig voneinander arbeiten können. Ferner gibt es ein neues Feature namens "Write bursting", das ähnlich wie die Write Back Strategie eines Cache-Speichers Schreibzugriffe erst einmal sammeln soll, um die Daten anschließend auf einen Rutsch in das RAM schreiben zu können. Damit spart man etliche Latenzzyklen, wenn man Daten in einem Burst-Vorgang auf einmal schreiben kann. Die Leistung des Speicher-Subsystems steigt. Zudem gibt es eine verbesserte Prefetch-Unit, die Daten auf Verdacht laden kann, wenn der Controller sonst nichts zu tun hat.

Verbesserungen gibt es auch auf der Cache-Seite zu vermelden. Der L2-Speicher soll für jeden Kern 512 KB betragen. Allerdings führt AMD erstmals seit der Super 7 Plattform und dem K6-III wieder einen Level 3 Cache in seiner Architektur ein. Dieser soll 2 MB groß sein und als gemeinsamer Puffer für alle vier Kerne dienen.

Um vier Kerne und einen Level 3 Cache auf ein einziges Die quetschen zu können ohne dabei sämtliche Vorgaben in Sachen Stromverbrauch, Hitzeentwicklung und Kosten über den Haufen zu werfen, ist natürlich ein neues Produktionsverfahren nötig. Wie bereits mehrfach berichtet soll dabei die neue 65 nm Struktur zum Einsatz kommen. Damit soll es möglich sein, selbst mit dieser Anzahl an Transistoren unter 120 W Thermal Design Power (TDP) zu bleiben.

<b>Links zum Thema:</b><ul><li><a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1158931354" TARGET="_self">Neuigkeiten zu AMDs 4x4 und 65nm [Planet 3DNow!]</a></li><li><a href="http://www.heise.de/newsticker/meldung/79279" TARGET="_Blank">Details zu AMDs 4-Kern-Prozessor [heise online]</a></li><li><a href="http://www.instat.com/Fallmpf/06/" TARGET="_Blank">Fall Microprocessor Forum 2006</a></li><li><a href="http://www.planet3dnow.de/artikel/diverses/doping/index.shtml" TARGET="_self">Doping für CPUs - Möglichkeiten der Leistungssteigerung [Planet 3DNow!]</a></li></ul>

 

[neax]

Hi,

@ THX für den wirklich gut geschriebene Newsmeldung .

Um vier Kerne und einen Level 3 Cache auf ein einziges Die quetschen zu können ohne dabei sämtliche Vorgaben in Sachen Stromverbrauch, Hitzeentwicklung und Kosten über den Haufen zu werfen, ist natürlich ein neues Produktionsverfahren nötig. Wie bereits mehrfach berichtet soll dabei die neue 65 nm Struktur zum Einsatz kommen. Damit soll es möglich sein, selbst mit dieser Anzahl an Transistoren unter 120 W Thermal Design Power (TDP) zu bleiben.

Ich hoffe, dass das (65nm) gut gelingen wird. Davon hängt maßgeblich der Erfolg ab.

Greetz
neax

 

[SPINA]

Interessanterweise wird der SSE128-Befehlssatz aber nicht mit dem neuen Intel SSE4-Befehlssatz kompatibel sein.

Damit kommt man sogar Intel zuvor, denn den SSE4 Befehlsatz wird es ja bekanntlich erst Ende 2007 mit dem Wechsel zum 45nm Fertigungsprozess geben.

Siehe: http://download.intel.com/technology/architecture/new-instructions-paper.pdf

 

[Desti]

Hat der denn jetzt SSSE3 (CNI)?

 

[char]

solche Nachrichten aus dem Hause AMD lese ich wirklich gerne. Wie gut ist AMD den bezüglich des 65er Produktionsverfahrens geworden? Gibts da Zahlen bzw. Statements?

 

[Kamui]

Verbesserungen gibt es auch auf der Cache-Seite zu vermelden. Der L2-Speicher soll für jeden Kern 512 KB betragen. Allerdings führt AMD erstmals seit der Super 7 Plattform und dem K6-III wieder einen Level 3 Cache in seiner Architektur ein. Dieser soll 2 MB groß sein und als gemeinsamer Puffer für alle vier Kerne dienen.

Hmm das finde ich seltsam- 2 MB sind jetzt nicht wenig, aber verglichen mit dem ja deutlich aufwendigeren L2-Cache von insgesamt auch 2 MB erscheint es doch recht geizig.
Bin ja gespannt, wie sich alle vier Kerne 2 MB teilen, das muss ja gut ausgeklügelt sein, wenn die Ratio Fläche:Leistung stimmt

Ansonsten klingts allesamt gut, geht in die richtige Richtung.

 

[Sonic]

Hmm das finde ich seltsam- 2 MB sind jetzt nicht wenig, aber verglichen mit dem ja deutlich aufwendigeren L2-Cache von insgesamt auch 2 MB erscheint es doch recht geizig...

Erstmal 2 MB... Durch die Anordnung auf dem Die können sie den Cache schnell vergrößern. Wenn es von den Kunden gefordert wird und Sinn macht. Aber ich denke mal, dass über kurz oder lang größere Cache Versionen der 8er Opterons kommen werden...

 

[nazgul99]

Hmm das finde ich seltsam- 2 MB sind jetzt nicht wenig, aber verglichen mit dem ja deutlich aufwendigeren L2-Cache von insgesamt auch 2 MB erscheint es doch recht geizig.
Bin ja gespannt, wie sich alle vier Kerne 2 MB teilen, das muss ja gut ausgeklügelt sein, wenn die Ratio Fläche:Leistung stimmt

Ansonsten klingts allesamt gut, geht in die richtige Richtung.

Man munkelt, daß der L3-Cache den dahinterliegenden für die CPU-Kerne in den benachbarten Sockeln "verstecken" (somit paßt hier der Name "Cache" gleich doppelt ) soll, sodaß sich bei > 4 Sockeln (>> 16 Kernen!) das Cache-Snooping zwischen den Sockeln stark reduziert. Vorbild ist hier wohl der NewIsys Horus Chipsatz. Um 4x 512kB zu "verstecken" braucht man - mindestens - 2 MByte, so einfach ist das 8)
Horus soll / sollte (kommt der noch auf den Markt?) 32 MB für IIRC max. 32 Opterons à 1MB haben.

 

[Opteron]

Hmm das finde ich seltsam- 2 MB sind jetzt nicht wenig, aber verglichen mit dem ja deutlich aufwendigeren L2-Cache von insgesamt auch 2 MB erscheint es doch recht geizig.

Die Erweiterung des L3 auf 4 MB ist schon angedacht, bzw. wohl auch schon fertig in der Schublade.
Keine Ahnung ob das soo schnell kommt, vielleicht erst mit 45nm, oder als teurer Opteron 8000 "special".
Gespannt warte ich noch auf ZRAM, wenn das mal endlich kommen würde ... aber wenn ich mich richtig erinner wurde ja was von "frühestens" 2008 gemunkelt, also weiterwarten

Man munkelt, daß der L3-Cache den dahinterliegenden für die CPU-Kerne in den benachbarten Sockeln "verstecken" (somit paßt hier der Name "Cache" gleich doppelt ) soll, sodaß sich bei > 4 Sockeln (>> 16 Kernen!) das Cache-Snooping zwischen den Sockeln stark reduziert. Vorbild ist hier wohl der NewIsys Horus Chipsatz. Um 4x 512kB zu "verstecken" braucht man - mindestens - 2 MByte...

Hmmm, also ich denke mal das geht nicht, denn der L2 kann ja auch Daten haben, die der L3 nicht hat. Ansonsten wäre der L3 nur eine 1:1 Kopie der 4x L2 Caches, für was soll das bitte gut sein ? Ausserdem bräuchte man dann laut Deiner Theorie auch keinen probe/snoop filter, der aber für 2008 auf der roadmap steht und höchstwahrscheinlich schon in der aktuellen Crossbar eingebaut ist. Pferdefuss is allerdings, dass eventuell gilt: probe != snoop filter. Das ist noch nicht sicher, ob das das Gleiche ist. Bisher konnte sich aber keiner was andres als nen snoop filter unter dem Namen vorstellen.

ciao

Alex

 

[jensibensi]

Hi,

mich würden AMDs Fortschritte auf der Compilerseite interessieren. Eine Zeitlang gab es mal viele News über Kooperationen, da AMD ja nach meinem Kenntnisstand nicht eigene Compiler anbietet. Das 3Dnow, dem diese Seite ja auch ihren Namen verdankt, hat sich ja hauptsächlich wegen mangelnder Unterstützung der Compiler nicht durchgesetzt.

Wenn sich da nichts geändert hat, sind die AMD eigenen SSE Erweiterungen nur verschwendete DIE Fläche.

Ciao Jens

 

[[Wook]Demogorg]

hmm ich persönlich hätte ja den fokus auf ein vollkommen neues design bevorzugt... finde "sogar" unter 120watt eigentlich bisschen viel .... besonders wenn man die sache mit den conroes vergleicht... nicht vergessen darf man außerdem die conroes scheinen ja taktbar wie blöde zu sein weiss nicht welche taktraten nachher mit dem quadcore realisierbar werden

 

[Knife]

120W TDP für 4 Kerne! Da bin ich ja schon mal auf die Turion64 X2 basierend auf dem K8L Kern (Wenns die denn geben sollte) gespannt. Ich werde jetzt zwar ein bisschen OT, aber Hersteller hört mal zu! Ich wünsche mir ein Notebook mit folgenden Daten:

Turion64 X2 (K8L) mit 2MB Cache variablem Takt zwischen 800MHz - 2GHz
Stromsparendem Chipsatz
LED Beleuchtung fürs Display
Allgemein gut ausgeklügeltes Powermanagement
Vefnünftige Akkus, so dass das Notebook nicht als Bombe benutzt werdenn Kann

H.a.n.d.
knife

 

[Kamui]

Erstmal 2 MB... Durch die Anordnung auf dem Die können sie den Cache schnell vergrößern

Nein tatsächlich
Dank APM würde das sogar sehr schnell gehen, aber ich wundere mich wie gesagt, ob sich das in dieser Konstellation lohnt. Bei 90nm unmachbar, klar, aber bei 65nm scheint es auch noch nicht absolut praktikabel/lohnenswert zu sein..
@Nazgul99, hättest du mir einen Link für dein "Munkeln"? Ich habe über die google- und heise- Suche jetzt nichts gefunden, ich nehm mir jetzt noch den INQ vor, aber ich wäre dankbar.

Klar, eine Anbindung von -wie soll man sagen- 'externem Cache' (!= nicht- "on-die") wäre hochinteressant. Aber ich denke, das werde sie größer ankündigen, meint ihr nicht? Das wäre immerhin eher eine (erwartete) Revolution gegenüber behutsamen Änderungen..

 

[Fusseltuch]

hmm ich persönlich hätte ja den fokus auf ein vollkommen neues design bevorzugt... finde "sogar" unter 120watt eigentlich bisschen viel .... besonders wenn man die sache mit den conroes vergleicht... nicht vergessen darf man außerdem die conroes scheinen ja taktbar wie blöde zu sein weiss nicht welche taktraten nachher mit dem quadcore realisierbar werden

Also erstmal habe ich noch nirgends zahlen für Intels quads gesehen (muss nicht heissen es gibt sie nicht, hab sie nur noch nicht gesehen) - denn so aussergwöhnlich kühl laufen auch die C2D nicht, ganz gleich was da an TDP auf der verpackung steht.
Ich würde mich doch stark wundern wenn Intels schnellster quad nicht auch über 100W verbrät.

Zweitens sind die AMD TDP zahlen ja immer absolute spitzenwerte, die bei normalem gebrauch so gut wie nie erreicht werden, bzw. ganze modellgruppen werden unter einer TDP zusammengefasst, obwohl das kleinste modell dann doch einen deutlich kleineren verbrauch hat.

Und drittens, die 120W sind auch nur eine zahl einfach so in den raum geworfen. Die ursprüngliche aussage und das ziel war immer: die quadcores werden nicht mehr energie verbraten als die dualcores mit gleichem takt. Und selbst wenn, 120W bei totaler auslastung von 4 kernen - das ist doch akzeptabel, wir sprechen hier ja nicht mehr von dualcores.

 

[aylano]

Die ursprüngliche aussage und das ziel war immer: die quadcores werden nicht mehr energie verbraten als die dualcores mit gleichem takt.

Es wäre schon sehr beachtlich, wenn sie es auch erreichen können.

Schließlich gibts ja nicht nur 2 zusätzliche Kerne sondern der Kern selber wird ja auch erweitert a la 2. FPU usw.
Zusätzlich sind das ja nur Last-Angaben. Tja, und wenn 2-Kerne tatsächlich ausgeschaltet werden können, dann müsste er soviel verbrauchen wie aktuelle X2 in CnQ.
Na ja, eigentlich weniger, da die X4 später in 65nm und vielleicht SiGe gefertigt werden.

Der Vorteil des Core 2 ist ja, dass der sehr gut taktbar a la Ghz. ist, aber das war die Netburst-Technologie im Vergleich zum Athlon ja auch.
2007 wird sicher ein interessantes Jahr.

 

[NOFX]

Zur 120W-Diskussion:
Der C2D ist jetzt schon bei 65W bei 65nm, das macht dann auch >100W für C2Q. Der 90nm-K8-DualCore verbaucht auch 'nur' ~100W in höchsten Ausbaustufe, damit ist natürlich kein schneller QuadCore zu machen.

Wäre der C2D in 90nm gekommen, der hätte gegen den K8 auch nicht gut ausgesehen, AMD hat aber noch den Umstieg auf 65nm vor sich, der wohl QuadCores mit der gleichen elektischen und doppelt Rechenleistung hervorbringen kann.

 

[König von Lorion]

THG hatte das getestet (http://hardware.thgweb.de/2006/09/11/intel_kentsfield_quad_core/index.html). Die erste version des C2Q hatte eine Verlustleistung von 168W im Leerlauf!. Intel hatte sich extrem gesträubt das THG diese Werte veröfentlicht (wollten glaube sogar vor Gericht)- die habens trotzdem getan.
Nun ist Intel auf der gerade zuende gegangenen IDF auf die Werte eingegangen und hat sie ersteinmal bestätigt. Allerdings seien das frühe sampels gewesen usw. Deswegen wird der C2Q "nur" eine Verlustleistung von etwas über 120W haben (wenn ich das noch richtig im Kopf hab)...
Interessant allerdings auch noch das AMD immer die maximale, Intel die durchschnittliche Verlustleistung angibt.

 

[nazgul99]

@Nazgul99, hättest du mir einen Link für dein "Munkeln"? Ich habe über die google- und heise- Suche jetzt nichts gefunden, ich nehm mir jetzt noch den INQ vor, aber ich wäre dankbar.

Wie's aussieht, muß ich das mal vorsichtig zurückziehen. Ich vermute, daß ich das im Ace's Forum aufgeschnappt habe (irgendwo hat jedenfalls mal "4x512k=2M" Rechnung aufgemacht), kann das aber momentan nicht finden. Vermutlich war ohnehin der "probe filter" gemeint, der ja für 2008 auf der Roadmap steht, dieser wurde mit NewIsys in Verbindung gebracht:

http://people.redhat.com/zaitcev/notes/glew_tag_tlbs.news
http://www.aceshardware.com/forums/read_post.jsp?id=120066033&forumid=1
http://patft.uspto.gov/netacgi/nph-...OS=abst/"probe+filter"&RS=ABST/"probe+filter"

 

[SPINA]

Laut Techhannel wird es zwar Core 2 Quads geben, welche bis zu 120 Watt Verlustleistung abgeben, aber es wird auch sparsamere 80 und 50 Watt Core 2 Quads von Intel geben.

Quelle: http://www.tecchannel.de/news/themen/technologie/448541/

Außerdem gibt die TDP bei Intel mit Nichten den Durschnittsverbrauch an, sondern die Höchtsverlustleistung, die im üblichen Desktopeinsatz zu erwarten ist.

 

[nazgul99]

THG hatte das getestet (http://hardware.thgweb.de/2006/09/11/intel_kentsfield_quad_core/index.html). Die erste version des C2Q hatte eine Verlustleistung von 168W im Leerlauf!. Intel hatte sich extrem gesträubt das THG diese Werte veröfentlicht (wollten glaube sogar vor Gericht)- die habens trotzdem getan.
Nun ist Intel auf der gerade zuende gegangenen IDF auf die Werte eingegangen und hat sie ersteinmal bestätigt. Allerdings seien das frühe sampels gewesen usw. Deswegen wird der C2Q "nur" eine Verlustleistung von etwas über 120W haben (wenn ich das noch richtig im Kopf hab)...
Interessant allerdings auch noch das AMD immer die maximale, Intel die durchschnittliche Verlustleistung angibt.

Obendrauf kommt (bei Servern) der hohe Verbrauch der FB-DIMMs (die Intel ja auch wieder aus den Servern rauswerfen will)

 

[straubgx]

Auch wenn ich den Quadcore gerne hätte (und auch gut gebrauchen könnte) wird es wohl noch eine Weile dauern bis zu einem preiswerten A64 X4...grrr

Ich hoffe aber sehr, dass AMD unabhängig davon die Verbesserungen am Kern schnell auch in die Desktop A64 und A64 X2 einfließen lassen kann.

Das würde die "Leistung pro Mhz" etwas steigern, und somit den beängstigenden Rückstand zum Core2 verringern.

Diese Verbesserungen hier (aus dem Text entnommen) müssten doch auch den Singel bzw DualCores gut tun, oder ?


vergößerter Translation-Lookaside-Buffer (TLB)

Branch-Prediction Unit mit verbesserter Trefferquote

Out-of-Order Umorganisaton von Ladeoperationen

Instruction Queue wächst von 16 auf 32 Byte

Divisionen können hardwareseitig abgebrochen werden können, wenn eine Schaltlogik erkennt, dass sich am Ergebnis nichts mehr ändern wird.

Die beiden Memory-Controller können komplett unabhängig voneinander arbeiten (klar, nur für den X2)

"Write bursting", fasst Cache-Speicher Schreibzugriffe zusammen und führt diese als Burst aus.

Verbesserte Prefetch-Unit

 

[bbott]

Damit kommt man sogar Intel zuvor, denn den SSE4 Befehlsatz wird es ja bekanntlich erst Ende 2007 mit dem Wechsel zum 45nm Fertigungsprozess geben.

Siehe: http://download.intel.com/technology/architecture/new-instructions-paper.pdf

Der Core2Duo hat doch schon SSE4. Für ende 2007 ist doch SSE5 (SSSE?) Angekündigt

 

[straubgx]

Hmmmm...laut Text ist SSE128 also inkompatibel zu SSE4 ?

Das ist doch nix..

1) Fraglich ob Intel AMD nicht verklagt wenn die
AMD eigenen Erweiterungen SSE128 heissen

2) Fraglich ob irgend ein Softwareanbieter außerhalb der
Open Source Szene diese Erweiterungen dann unterstützen
wird, wenn die nur auf AMD funzen.

Und btw was soll SSE128 eigentlich konkret bringen, das gleiche wie SSE4 nur inkompatibel ?

Also wenn das wahr wird läuft es vermutlich wie bei 3Dnow!

Außer ner ziemlich coolen Webcommunity den Namen zu schenken hat der Alleingang von AMD ja damals net allzuviel eingebracht.

Ab Athlon XP war man dann wieder hübsch kompatibel zu Intels SSE - so hoch ist der Marktanteil von AMD halt leider net...

3Dnow! wird, glaube ich, immer noch von den AMD Prozesoren unterstützt aber ist doch praktisch bedeutungslos.

 

[Opteron]

Der Core2Duo hat doch schon SSE4. Für ende 2007 ist doch SSE5 (SSSE?) Angekündigt

Nööö, guckst Du da:
http://www.dailytech.com/article.aspx?newsid=4358 Zitat aus dem Forum (bist nicht der Erste, der durcheinanderkommt:

Core 2 Duo has 32 new instructions from SSE3, dubbed Sipplimental Streaming SIMD. These are *not* the instruction set dubbed SSE4. SSE4 are 50 new instructions and will show up in 2008 at the earliest.

Hmmmm...laut Text ist SSE128 also inkompatibel zu SSE4 ?

Hhmm also ich finde die Bezeichnung SSE128 ungeschickt. Auf der einen Seite gibts (nicht viele) neuen Befehle, da könnte es das 3DNOW! Problem geben, ja.
Auf der andren Seite hat die Fähigkeit zweimal 128 Bit pro Zyklus in die SSE-Einheit zu laden nichts mit den Befehlen zu tun. Das ist einfach ein höherer Durchsatz für alle SSE Befehle ...

Die Bezeichnung SSE128 hab ich bisher auch nur in dem heise Artikel gelesen. Bevor ich keine AMD Folie damit gesehen habe, benütze ich den Namen nicht. Bisher war immer nur von AMD64 Extensions die Rede. Letzteres könnte auch eine Lösung für die Akzeptanz sein. Da AMD der "Chef" bei x64 ist, sitzen Sie da am Ruder. Aber klar, solange das nicht wenigstens MS unterstützt wird es wohl schwer werden.

Zur Compilerfrage:
Einfach mal nach Pathscale googlen

ciao

Alex

 

[König von Lorion]

Laut Techhannel wird es zwar Core 2 Quads geben, welche bis zu 120 Watt Verlustleistung abgeben, aber es wird auch sparsamere 80 und 50 Watt Core 2 Quads von Intel geben.

Quelle: http://www.tecchannel.de/news/themen/technologie/448541/

Außerdem gibt die TDP bei Intel mit Nichten den Durschnittsverbrauch an, sondern die Höchtsverlustleistung, die im üblichen Desktopeinsatz zu erwarten ist.

Ja, klar. Die Werte beziehen sich auf die High-End Modelle.

Intel gibt die so, so wörtlich, "typische Leistung" an- und das ist NICHT direkt mit AMDs Maximalwert zu vergleichen (aber darüber will ich mich jetzt eigt. auch nicht streiten).