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  1. Beitrag #101
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    Steht ja in dem Patent. Das sind Symbolbilder, und das könnte auch anders aussehen im fertigen Produkt, es geht hier nur um das Prinzip. Da steht glaube ich auch dass es sowohl für LGA als auch PGA funktionieren würde. Der Rahmen wird halt von oben über den Sockel und die CPU gesteckt, und hält diese dann fest. Gleichzeitig sorgt der Rahmen für einen definierten Abstand zum Kühler, so dass auch der Chip z.B. nicht beschädigt werden kann, wenn man den Kühler montiert, und es gibt praktisch keine Scherkräfte beim Einrasten des Rahmens.
    @AMD: You could always send me an NDA and your prototypes, so I could test your new stuff for you, instead of searching for leaks about it.

  2. Beitrag #102
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    Das Zusammenbauen geht mit so einem Rahmen sicherlich noch eine halbe Sekunde schneller als mit dem üblichen Hebel. Aber das Rausbauen wird ein Gefummel, und so einige Leute werden bestimmt die Nippel abbrechen. Hoffentlich ist das ein ausreichend elastischer Kunststoff und die Nippel haben oben eine Einkerbung, daß man mit einem Schraubendreher reinspießen kann zum Abhebeln. Sonst sehe ich den nächsten Shitstorm im Anzug

    Die Außenmaße werden aber bestimmt genauso wie bisher auch bleiben, damit man die gleichen Kühler weiterverwenden kann. Die Kühlerbefestigung AM2 bis FM2+ ist ja sehr unabhängig vom Sockel, nur die Höhe muß gleichbleiben.

  3. Beitrag #103
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    Neues AM4 Speicherinterface?

    US9274938 B2: Dynamic RAM Phy interface with configurable power states



    The Phy interface may also be configured to support multiple channels of physical memory devices. The Phy interface may be located in various locations including on a die of a central processing unit (CPU).
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  4. Beitrag #104
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Neues AM4 Speicherinterface?
    Wenn man bei Google die alternativen Patent-IDs öffnet u. z.B. ein USxxx anschaut, ist da ein Filing Date in 2010.
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  5. Beitrag #105
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    Jo, heißt ja nicht, dass die Idee schlecht ist. Nur, dass sie nicht umgesetzt wurde bisher. Das wäre auf jeden Fall eine Möglichkeit wie man z.B. Quad-Channel-DDR4 mit weniger Pins anbinden könnte. Im Prinzip hatte ich etwas ähnliches vor ein paar Wochen mal irgendwo geschrieben, und das Patent bestätigt auf jeden Fall, dass die Idee nicht komplett falsch war.
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  6. Beitrag #106
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    Was haben denn RAM Power States mit weniger Pins zu tun?
    In der Patentzusammenfassung steht nur etwas von zusätzlichen Transceiver für die niedrigen power states, die kann man aber weder dazu benutzen zusätzliche Channel anzubinden noch spart man dadurch Pins.

  7. Beitrag #107
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    Es ist ein zusätzlicher Chip zwischen RAM und CPU. Der Chip und die CPU können anders aneinander angebunden sein, z.B. per GMI oder einfach mit höherem Takt und QDR, oder was auch immer man benötigt um mehr Daten durch die Leitungen zu bekommen.
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  8. Beitrag #108
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    Was meinst du mit zusätzlichem Chip zwischen RAM und CPU?
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  9. Beitrag #109
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    Chips - damit meine ich diese komischen kleinen Dinger aus Silizium, mit den vielen Transistoren drin? Oder was meinst Du?

    "The Phy interface may be located in various locations including on a die of a central processing unit (CPU)."

    Ich würde so etwas - wie gesagt - im optionalen Chipset auf dem Motherboard integrieren.

    Aber vermutlich ist sowas den Jungs von AMD zu schwierig, und der Sockel wird keinerlei Neuerungen bringen, und nur max. Dual Channel und nur maximal 16 PCIe Lanes bringen, und die zusätzlichen Pins dienen alle nur der Stromversorgung. Und außerdem wird Zen auch eine lahme Krücke, und die GPUs sind ehh alle Kacke und langsam (und die Treiber!). Und AMD ist ja ehh schon Pleite, und kann sich keine Neuentwicklungen mehr leisten. Hab ich was vergessen? Eigentlich kann man sich jede Spekulation hier sparen - und ich denke das werde ich ab jetzt auch machen.
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  10. Beitrag #110
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Jo, heißt ja nicht, dass die Idee schlecht ist. Nur, dass sie nicht umgesetzt wurde bisher. Das wäre auf jeden Fall eine Möglichkeit wie man z.B. Quad-Channel-DDR4 mit weniger Pins anbinden könnte. Im Prinzip hatte ich etwas ähnliches vor ein paar Wochen mal irgendwo geschrieben, und das Patent bestätigt auf jeden Fall, dass die Idee nicht komplett falsch war.
    Klar, das geht natürlich immer.

    Nachdem ich übrigens den Hinweis "L0 Cache" = "Stack Cache" in einem Patent fand, sah ich auch nach etwas Recherche, das AMD das Thema schon in min. 10 Patenten von '96 bis '99 behandelt hatte. Mal sehen, wie das übertragbar ist.

    Die wohl einzige andere Firma, die derzeit einiges zum Thema Stack Cache macht, ist Softmachines (VISC).
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  11. Beitrag #111
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    Das als "Phy" bezeichnete ist das Speicherinterface und kein zusätzlicher Chip. ^^ Hier geht es um dynamische Taktung des Interfaces. Da ist kein zusätzlicher Chip, sondern der Aufbau ist anders.
    Aus dem Patent:
    Double data rate (DDR) SDRAM transfers data on both the rising and falling edges of the clock signal. Such memory devices use a lower clock frequency but require strict control of the timing of the electrical data and clock signals. The first version of such devices (DDR1) achieved nearly twice the bandwidth of a single data rate (SDR) SDRAM running at the same clock frequency. DDR2 and DDR3 SDRAM devices are subsequent improvements over DDR1 devices. Regardless of which type of DDR memory is used (DDR1/DDR2/DDR3), a physical interface (Phy) is coupled directly between the memory controller and the DDR SDRAM devices. The Phy interface generally includes circuitry for handling the timing requirements of the DDR SDRAM data strobes. Typical Phy interface implementations provide no mechanism to rapidly adjust memory performance level or demanded power.
    Neu ist die Implementierung von CSR für DDR4. Hier besser beschrieben:
    http://www.ijecce.org/administrator/...3416_Final.pdf
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  12. Beitrag #112
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    Zitat Zitat von BoMbY Beitrag anzeigen
    Es ist ein zusätzlicher Chip zwischen RAM und CPU. Der Chip und die CPU können anders aneinander angebunden sein, z.B. per GMI oder einfach mit höherem Takt und QDR, oder was auch immer man benötigt um mehr Daten durch die Leitungen zu bekommen.
    Ist das mit dem Centaur-Pufferchip vergleichbar, den IBM beim POWER8 verwendet?
    https://en.wikipedia.org/wiki/POWER8#Centaur

  13. Beitrag #113
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    Der centaur chip scheint scheint lediglich ein RAM interface extender mit einem SRAM cache zu sein. Memory Controller außerhalb der CPU mit einem anderen Bus waren ja früher gang und gebe. Erst K8 hat diesen integriert und damit die Latenzen deutlich verbessert. Ein Speichercontroller außerhalb wäre da wieder ein Rückschritt.
    Der Kommentar steht in dem Patent wohl nur um dieses möglichst weit zu fassen und zu verhindern, dass jemand anderes auf das glriche Prinzip auch wieder ein neues Patent anmekden kann. In dem Patent geht es ja auch eigentlich um ein ganz anderes Thema.

  14. Beitrag #114
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    Bei HBM ist ein Teil des Memory Controllers und des Interfaces auf den Logic-Die des HBM-Stacks gewandert. Dies könnte auch bei DDR4-Stacking der Fall sein.
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  15. Beitrag #115
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    Der Phy als seperater Chip macht doch eigentlich nur auf einem Interposer Sinn. Könnte in 45nm ausgelegt sein und spart auf der eigentlichen CPU eine Menge Platz der sonst für die Leistungstransistoren benötigt würde.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

  16. Beitrag #116
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    Womit bindest du einen separaten PHY dann an den Chip an? Mit einem weiteren PHY? Es ist das Interface. Wie soll man das aus dem Chip auslagern?

    Vielleicht hilft dieses Schaubild:





    Das "Bus-Segment" ist der PHY.
    Geändert von Complicated (15.04.2016 um 19:58 Uhr)
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  17. Beitrag #117
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    Zitat Zitat von Complicated Beitrag anzeigen
    Womit bindest du einen separaten PHY dann an den Chip an? Mit einem weiteren PHY? Es ist das Interface. Wie soll man das aus dem Chip auslagern?
    EIn Phy ist ein Treiber (elektrisch) der zwischen zwei unterschiedlichen elektrischen und physikalischen Leitungen umsetzt, gerne werden auch Schutzfunktionen auf der "starken" Seite implementiert. Typischerweise werden die an Stellen eingesetzt wo zwischen verschiedenen Leitungscharakteristiken umgesetzt werden muß. Evtl. kommt noch eine Kodierung dazu, z.B. NRZ, Manchester, o.ä..

    Eine Interposerleitung braucht keinen aufwendigen bzw. "starken" PHY, und Platz benötigen insbesondere die Schutzdioden. Im Interposerthread habe ich ein Paper dazu verlinkt.
    Geändert von Meckel (15.04.2016 um 22:02 Uhr)

  18. Beitrag #118
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    Zitat Zitat von tex_ Beitrag anzeigen
    Der centaur chip scheint scheint lediglich ein RAM interface extender mit einem SRAM cache zu sein. Memory Controller außerhalb der CPU mit einem anderen Bus waren ja früher gang und gebe. Erst K8 hat diesen integriert und damit die Latenzen deutlich verbessert. Ein Speichercontroller außerhalb wäre da wieder ein Rückschritt.
    Der Kommentar steht in dem Patent wohl nur um dieses möglichst weit zu fassen und zu verhindern, dass jemand anderes auf das glriche Prinzip auch wieder ein neues Patent anmekden kann. In dem Patent geht es ja auch eigentlich um ein ganz anderes Thema.
    Ich glaube eher das es eine Abwähung der Vor- und Nachteile wäre.
    Vor dem K8 war der Speichercontroller im Chipsatz, was eine deutlich größere Entfernung wäre als eine MCM oder Interposer Lösung und so größere Probleme bereitet.
    Das Proglem beim Speicherinterface im Chip sind eher dessen Strukturen bzw. die Treiber Stufen die für genug Saft für die Kommunikation mit dem RAM sorgen. Diese Leistungs Stufen haben aufgrund der Ströme ein mindest Platzbedarf und können deshalb nicht ohne weiteres mit den Fertigungsverfahre mit schrumpfen. Dafür sind moderne Verfahren eher sowas wie "Perlen vor die Säue". Ist also so oder so ein Einsatz eines Interposers geplant dann könnte es durchaus sinnvoll sein diese Leistungsstufe auslagern denn dafür reichen auch deutlich gröbere Fertigungsverfahren. Ich könte mir eine ähnliche Lösung wie bei HBM vorstellen, sofern ich den Aufbau aus #116 richtig interpretiere.
    Ein Vorverstärker im Chip für die Kommunikation mit dem Logic Die und die Leistungsstufe im Logic Die zum Ansprechen des Speichers.
    Durch die geringen Entfernungen könnten sich auch die Latenzen im Rahmen halten.

  19. Beitrag #119
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    Zitat Zitat von Meckel Beitrag anzeigen
    Eine Interposerleitung braucht keinen aufwendigen bzw. "starken" PHY, und Platz benötigen insbesondere die Schutzdioden. Im Interposerthread habe ich ein Paper dazu verlinkt.
    Deshalb ist das Fiji-SI für HBM 1024 bit auch ungefähr so groß wie das 64-bit SI bei Tonga. Aber das ist etwas anderes als das ganze SI auf einem separaten Chip auszulagern.
    Und deshalb braucht DDR4 Anpassungen am PHY für die höhere Datenrate. Bisher waren das DDR/DDR2/DDR3 PHY kompatibel, was man ja an Dual-Speichercontrollern der Phenom II z.B. sehen kann.
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  20. Beitrag #120
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    Kann Skylake nicht auch DDR3 & DDR4?

  21. Beitrag #121
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    Avatar von Stefan Payne

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    Ja, kann er.

  22. Beitrag #122
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    Zitat Zitat von Complicated Beitrag anzeigen
    Aber das ist etwas anderes als das ganze SI auf einem separaten Chip auszulagern.
    Wer redet denn davon?
    Ging doch eigentlich nur um den Phy, oder hab ich was verpasst?

    Der in deinen Bildern eingezeichnete Phy bleibt. Für die Kommunikation mit den Komponenten auf dem Motherboard werden aber wesentlich dickere Phy's benötigt.
    Ein seperater Phy Chip könnte in einem groberen Prozess gefertigt werden und alle Leistungstreiber beinhalten sowie etwas Logik, bei der es nicht auf extrem geringe Verlustleistung und hohe Frequenzen ankommt.
    Möglich ist viel. Lassen wir uns überraschen, was die Interposertechnik noch bringt.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

  23. Beitrag #123
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    Ich hab das Paper bzgl. aktiven Interposern noch mal rausgesucht: http://www.planet3dnow.de/vbulletin/...=1#post5022898

  24. Beitrag #124
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    Da bleibt die Frage, was das ganze denn nun bringen soll. Man spart zwar auf dem CPU Die ein paar mm², braucht dafür aber einen hunderte mm² großen Interposer und einen zusätzlichen Phy Chip. Zusätzlich wird auch wieder das Packaging erschwert und damit deutlich teuerer. Und Pins für den AM4 Sockel spart das auch nicht, das ginge nur über externe Lösungen wie eine Northbridge.
    Für Desktop CPUs braucht man diesen Aufwand ja ohnehin nicht treiben, da hier Dual Channel DDR4 wohl kaum limitieren sollte. Und bei APUs kann man auf den Interposer auch gleich HBM setzen, damit hat man dann deutlich mehr gewonnen.
    Ich finde HBM als zusätzliche Cachestufe für GPU und CPU immer noch die eleganteste Lösung für eine APU.

  25. Beitrag #125
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    Zitat Zitat von tex_ Beitrag anzeigen
    Da bleibt die Frage, was das ganze denn nun bringen soll. Man spart zwar auf dem CPU Die ein paar mm²,
    Kommt halt drauf an, ob die paar mm² auf teurem CPU Silizium nicht teurer sind als die Lösung mit externem Phy. Eventuell lassen sich die Leistungstransistoren und Dioden auch komplett direkt im Interposer integrieren.
    Letztendlich wird das gemacht, mit dem man meint den Gewinn maximieren zu können.
    AMD kann seinen Marktanteil noch verdoppeln, Intel nicht.

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