AMD Interposer Strategie - Zen, Fiji, HBM und Logic ICs

Ja, nein. Das sind Phantasiebilder von irgendeinem Nutzer auf Twitter die CB da verbreitet.

Ja..die hat er auf Basis des Artikel von Charlie gemacht, der leider hinter der Paywall ist. Es stellt sozusagen die Infos von Semiaccurate dar.

Hehehe...sehr gut vorhergesagt Onkel D.

Bzgl. GPU ist das Konzept nicht unbedingt schon Spieletauglich. Für Compute ist es kein Problem. Da ist es gertig wenn es fertig ist. Das zeitlimit beim rendern von frames benötigt ja eine distributed rendering Koordination.
 
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Durch die hitzige Diskussion im 3DCenter habe ich mir diese Auszüge von dir aus den FAQs zu GenZ erneut genauer angeschaut:


[h=1]Gen-Z Consortium to Showcase New Server Rack and Gen-Z Technology Hardware and Software at Super Computing 2018[/h]
Die Anzahl der Member hat sich auch deutlich erhöht: https://genzconsortium.org/about-us/membership/members/

https://genzconsortium.org/gen-z-ddr-a-winning-combination/



DDR2.png
 
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Bald wird es interessant:

nvqh7p0.jpg
 
Das hat TSMC ja quasi schon angekündigt, dass es neues beim Packaging geben wird.

Was mich wundert ist, dass man bei Frontier jetzt immer noch so betont, dass es ein Custom Milan sein wird und El Capitan dann ein ganz normaler Genoa.

Macht AMD da dann vielleicht noch einen zwischenschritt mit CDNA 2 und das Endprodukt ist dann Genoa mit CDNA 3, wo dann die Serverprozesoren nach Bedarf mit GPU-Dies zusammengebacken werden?
 
Ich hoffe die Grafik bereitet uns nicht auf 4 NUMA Multichip Modules mit je 4 Stack High HBM2e vor. Wäre aber wohl die simpelste Anordnung.
 
Ich denke damit kann man spekulieren, dass mit CDNA und dem X3D-Package die ersten GPU-Chiplets im Datacenter erscheinen werden.
Hier konvergieren die benötigten Technologien und ermöglichen eine 10x schnelle IF-Anbindung onPackage, was für die GPU-Chiplets benötigt wird -der HBM-Speicher wird Unified sein über eine IF-Anbindung, vermute ich, und so direkten Zugriff der CPUs erlauben.
 
AMD mit eigenen EMIB-Interconnects auf Steroiden (zusätzliche TSV oben und unten zur Anbindung) und aktiven organischen Interposern (circuit boards) - Patent:

Womöglich könnten damit sogar die Speicherinterfaces der CPUs und GPUs komplett ausgegliedert werden auf diese Interconnects und nur noch mit TSV angebunden werden an IO, Logic und Speicher.
 
Würde für mich darauf hindeuten das man HBM weiterentwickelt. IO als HBM Chip in dem man den Speichercontroller mit den Schichten in 3D mit hochzieht. Wäre sehr komplex aber man bekäme eben große Speichergrößen mit einer hohen Bandbreite sehr nah an die Kerne.
 
Und hier kommt das nächste Puzzle-Teil von TSMC:
2023 Interposers: TSMC Hints at 3400mm2 + 12x HBM in one Package
Advanced%20Packaging%20Technology%20Leadership.mkv_snapshot_14.32_%5B2020.08.25_14.14.21%5D.jpg


As part of TSMC’s 2020 Technology Symposium, the company has now teased further evolution of the technology, projecting 4x reticle size interposers in 2023, housing a total of up to 12 HBM stacks.


Although by 2023 we’re sure to have much faster HBM memory, a 12-stack implementation with the currently fastest HBM2E such Samsung's Flashbolt 3200MT/s or even SKHynix's newest 3600MT/s modules would represent at least 4.92TB/s to 5.5TB/s of memory bandwidth, which is multitudes faster than even the most complex designs today.
Interessanterweise sieht schon der 2021-Aufbau mit 2 Chips fast so aus wie in dem AMD-Patent beschrieben. 8 HBM-Stacks sind also in Reichweite für 2021.
Doppelposting wurde automatisch zusammengeführt:

Und ein weiterer Deep-Dive Artikel von Anandtech zu TSMCs Konkurrenz zu Forveros und EMIB:
TSMC-SoIC: Front-End Chip Stacking
The front-end chip stacking technologies, such as chip-on-wafer and wafer-on-wafer, are collectively known as ‘SoIC’, or System of Integrated Chips. The goal of these technologies is to stack bits of silicon on top of each other without using the ‘bumps’ that we see on the back-end integration options. Here, the SoIC designs are literally creating bonding interfaces such that silicon can sit on top of silicon, as if it was a single piece of silicon to begin with.

This is a technically more complex procedure, and the benefits often lie in thermal performance:

Advanced%20Packaging%20Technology%20Leadership.mkv_snapshot_05.56_%5B2020.08.25_14.13.40%5D.jpg


This slide shows that the thermal resistance of a face-to-face SoIC bond is up to 35% lower than a micro-bump connection, and as we move into the future of compute with multiple packaged chips, managing those interfaces for thermals is going to be tough. The downside of these SoIC technologies however is that the stacked design has to be co-designed with each other – microbump technologies, such as EMIB, are done in such a way that technically a range of chips could be connected together. Using SoIC, as chip-on-wafer or wafer-on-wafer, the designs are fixed in from the start.
CoWoS.jpg


@Peet007 Genau wie du es meintest

Allerdings ist nicht klar ob das in Konkurrenz zu AMDs eigenem Packaging steht.
 
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GPU CHIPLETS USING HIGH BANDWIDTH CROSSLINKS

A chiplet system includes a central processing unit (CPU) communicably coupled to a first GPU chiplet of a GPU chiplet array. The GPU chiplet array includes the first GPU chiplet communicably coupled to the CPU via a bus and a second GPU chiplet communicably coupled to the first GPU chiplet via a passive crosslink. The passive crosslink is a passive interposer die dedicated for inter-chiplet communications and partitions systems-on-a-chip (SoC) functionality into smaller functional chiplet groupings.

RLbLTVM.png


via Twitter
 
Was genau ist denn jetzt neu am EPYC IO Die? Und mit welchen Konsequenzen?
Kann nirgendwo was finden, außer ein paar Zeilen bei heise:
AMD Epyc 7003: 19 Zen-3-Serverprozessoren sollen Intel das Fürchten lehren
Daraus:
"...Neu hingegen ist das IO-Die. Die bekannten Eckdaten sind zwar dieselben geblieben, aber Funktionen wie die SEV-Erweiterung Secure Nested Pages erforderten Änderungen am Silizium...."
MfG
 
Was genau ist denn jetzt neu am EPYC IO Die? Und mit welchen Konsequenzen?

Anandtech hat das beschrieben. Für die 6-Kanal-Speicherkonfiguration hat es Änderungen gebraucht, außerdem wurde der Infinity Fabric aufgebohrt. 18 statt 16 Gbps.

Irgendwo stand auch, dass er ein paar 100 Mio mehr Transistoren hat als der alte IO Die.
 
Es geht bei dem GPU-Bridge Chiplet wohl um die Darstellungs-Nr. 118 in der Patentschrift.
Das Active Bridge Chiplet:
  • communicably couples the GPU chiplets
  • includes active silicon bridge that serves as a high bandwidth Die2Die interconnect between GPU chiplets
  • additionaly operates as a memory crossbar with a shared LLC, inter chiplet comm. and route synchronization signals.
  • cache sizing configurable

CPU through bus to single GPU
GPU inter-chiplet comm. through active bridge chiplet.
e.g. CPU facing monolithic GPU for SW-developers.

Also gleiches Prinzip der Host GPU wie bei dem oben genannten früheren Patent von diesem Jahr, nur dass man jetzt zusätzlich zwischen den GPU-Chiplets ein Bridge Chiplet mit Cache einsetzt. Zuvor waren da nur die GPU-Interconnects direkt verbunden.

Das wäre dann fast die Zen1 vs. Zen2 Analogie auf GPU Chiplets übertragen, allerdings behalten nach wie vor die Chiplets jew. das eigene Speicherinterface, bei Zen2 wanderte das in den IO als Chiplet-Hub, bei den GPU-Chiplets bleibt das aussen vor, dafür gibts dann den zentralen LLC.
 
Ist bekannt welcher Prozess für die Cache-Die genutzt wird?

Einige seiten meinen 7nm von TSMC, aber hat AMD das auch wirklich gesagt?
 
Ist bekannt welcher Prozess für die Cache-Die genutzt wird?

Einige seiten meinen 7nm von TSMC, aber hat AMD das auch wirklich gesagt?
Angeblich ein Advanced 7nm mit anderen
Libaries, die eine sehr hohe Packdichte ermöglichen.
 
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