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  1. Beitrag #1
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    AMD Epyc – der Angriff auf das Datacenter

    Gestern Abend 22 Uhr unserer Zeit hat AMD seine neuen Server-Prozessoren Epyc offiziell vorgestellt. Der Markenname Opteron, den AMD vor gut 14 Jahren zusammen mit dem ersten K8 „Sledgehammer“ eingeführt hat, ist damit Geschichte, denn genau wie damals möchte AMD mit seinem ersten Zen-basierenden Server-Prozessor ein neues Kapitel aufschlagen. Technisch basiert Epyc auf dem gleichen Zeppelin-Die wie der kürzlich vorgestellte AMD Ryzen 5 und 7.

    (…)

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  2. Die folgenden 6 Benutzer sagen Danke zu Nero24. für diesen nützlichen Beitrag:

    bschicht86 (21.06.2017), Marius87 (27.07.2017), MIWA (23.06.2017), olsen_gg (22.06.2017), Onkel_Dithmeyer (21.06.2017), psychocyberdisc (21.06.2017)

  3. Beitrag #2
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    Nur in Sachen PCIe-Lanes wird AMD bis auf weiteres konkurrenzlos bleiben im x86-Markt.
    Kannst du das noch genauer spezifizieren? (mit Zahlen im Vergleich?) Sind die PCIe-Lanes im Servermarkt ein wichtiger Faktor?

    Gruß
    skell.

  4. Beitrag #3
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    Zitat Zitat von skelletor Beitrag anzeigen
    Kannst du das noch genauer spezifizieren? (mit Zahlen im Vergleich?) Sind die PCIe-Lanes im Servermarkt ein wichtiger Faktor?
    Mit "Server" ist natürlich nicht der Server im Betrieb gemeint, wo Sektretärin und Chef ihre Excelfiles ablegen AMD hat ja die großen Rechenzentren im Fokus und dort sind PCIe-Lanes mittlerweile ein mitentscheidender Faktor, da zum einen sämtlicher Highspeed-Storage ob direkt oder in direkt (U.2) via PCIe angebunden wird. Und b.) dazu noch die Einsatzgebiete, wo Rechenpower auf GPUs ausgelagert wird wie in fast allen Supercomputern, die in der Top500-Liste stehen; da schaden viele PCIe-Lanes auch nicht. Zum Vergleich: Intels Skylake-SP wird 48 PCIe-Lanes je CPU erhalten.

  5. Beitrag #4
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    Ah - ja, im verlinkten Heise Artikel stehen ein paaar Zahlen. 64 Lanes bei AMD...

    Gruß,
    skell.

  6. Beitrag #5
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    Zitat Zitat von skelletor Beitrag anzeigen
    Ah - ja, im verlinkten Heise Artikel stehen ein paaar Zahlen. 64 Lanes bei AMD...
    Ne, 128 Lanes (siehe unsere Meldung)

  7. Beitrag #6
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    128 Lanes bei einer CPU und 64+64 bei 2 CPUs um genau zu sein. Also immer 128 je Board.

  8. Beitrag #7
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    Zitat Zitat von Captn-Future Beitrag anzeigen
    128 Lanes bei einer CPU und 64+64 bei 2 CPUs um genau zu sein. Also immer 128 je Board.
    Steht so ja auch in der News:

    Nicht weniger als 128 PCIe 3.0 Lanes stellt der Prozessor zur Verfügung, sodass die Infrastruktur kaum der Flaschenhals werden kann.

    Anders als damals beim Opteron beschränkt sich AMD bei Epyc auf Ein- und Zweisockel-Systeme. In 2P-Konfiguration werden 64 der 128 PCIe-Lanes für die CPU-Direktverbindung umgewidmet, sodass insgesamt auch ein 2P-System 128 PCIe-Lanes für Geräte (NVMe-SSDs, RAID-Controller, 40 Gb-NICs, etc.) frei hat.

  9. Beitrag #8
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    Oh, ok - dann liegts also am Chipsatz? - Und eine CPU hat grundsätzlich 128, von denen bei Dualprozessoren Boards nur die Hälfte genutzt werden kann?
    Naja, wie auch immer - mehr als Intel und das ist i.O.

    Gruß
    skell.

  10. Beitrag #9
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    Zitat Zitat von skelletor Beitrag anzeigen
    Ah - ja, im verlinkten Heise Artikel stehen ein paaar Zahlen. 64 Lanes bei AMD...

    Gruß,
    skell.
    Die verwechseln das mit Threadripper. Rein von der Logik müssen es schon 128 sein, denn EPYC hat ja 4x Zeppelin, Threadripper nur 2x

  11. Beitrag #10
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    Oh, ok - dann liegts also am Chipsatz? - Und eine CPU hat grundsätzlich 128, von denen bei Dualprozessoren Boards nur die Hälfte genutzt werden kann?
    Naja, wie auch immer - mehr als Intel und das ist i.O.
    Äh, nein! (schreib ich türkisch? ) Epyc hat keinen Chipsatz, ist ein SoC. Nochmal die entscheidende Passage:

    In 2P-Konfiguration werden 64 der 128 PCIe-Lanes für die CPU-Direktverbindung umgewidmet, sodass insgesamt auch ein 2P-System 128 PCIe-Lanes für Geräte (NVMe-SSDs, RAID-Controller, 40 Gb-NICs, etc.) frei hat.

  12. Beitrag #11
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    Dazu gibt es doch mitlerweile recht schöne Schaubilder.

    Man kann sich das ja so vorstellen:

    System/Board - 128 Lanes - Prozessor <= 1P-Systeme
    System/Board - 64 Lanes - Prozessor 1 < 64 Lanes > Prozessor 2 - 64 Lanes - Board/System

    Also je die Hälfte für den Interconnect zwischen den beiden CPUs. Ist ja irgendwie auch logisch.

    Ich finde dieses Design sehr durchdacht. Also kommt es bei der Ausstattung der Boards nicht auf den Prozessor oder die Prozessoren an. Diese kann immer gleich sein. Spart viel Aufwand beim Design.

  13. Beitrag #12
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    Neben Zwei-Sockel-Varianten gibt es auch drei Modelle mit einem "P" in der Modellnummer, die für Einsockel-Systeme gedacht sind.
    Finde ich etwas missverständlich. Die Prozessoren OHNE P können sowohl in Ein- als auch in Zwei-Socket Systemen eingesetzt werden. Die MIT P sind nur für 1S Systeme, dafür etwas effizienter.

  14. Beitrag #13
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    Zitat Zitat von Captn-Future Beitrag anzeigen
    Ich finde dieses Design sehr durchdacht. Also kommt es bei der Ausstattung der Boards nicht auf den Prozessor oder die Prozessoren an. Diese kann immer gleich sein. Spart viel Aufwand beim Design.
    Ganz so einfach stelle ich es mir nicht vor. Nehmen wir an Pin xx25 bis xxx28 sind an Socket1 für einen M.2 Slot vorgesehen. Ist nun in Socket1 keine CPU eingesetzt, gibt es zwei Möglichkeiten. Entweder ist es so gelöst, dass der Signalpfad auf die ansonsten brach liegenden Pin xx81 bis xxx84 von Socket0 "umgebogen" wird und ein PCIe Umschalter vor dem M.2 Slot dies erkennt. Oder es braucht einen Dummy mit einer einfachen Logik für das Routing der PCIe Lanes, welcher in den verwaisten Socket1 eingesetzt wird. Zu Socket 370 Zeiten waren Dummies gang und gäbe - früher allerdings zur Terminierung des FSB. Vielleicht sieht die von AMD gefundene Lösung aber ganz anders aus; ich stelle hier nur Mutmaßungen an.

  15. Beitrag #14
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    Ich meinte eher, dass man egal ob 1P oder 2P immer 128 Lanes hat an die Geräte/Controller/wasauchimmer angeschlossen werden können. Also immer die gleichen Möglichkeiten bei 1 oder 2 CPUs. Da muss dann nichts terminiert oder so werden. Fraglich ist dann nur die Konfiguration bei einem 2P Board auf dem nur 1 Prozessor steckt. Das wird dann (wenn ich das sagen hätte) wohl hoffentlich nicht möglich sein. Es sei denn da reicht ein einfacher CPU-Dummy der die Lanes nur durchschleift.

  16. Beitrag #15
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    Evtl. gibts ja deswegen extra eine Unterscheidung bei den CPU's für 1P oder 2P. Die 1P sind so vorkonfiguriert, dass alle 128 Datenpfade PCI-E-Protokolle sind, während bei den 2P-CPU's die Hälfte als Inifinity-Fabric abgestellt sind.

    Wenn man eine 2P-CPU alleine in einem 2P-Board betreibt, dann müsste man die umkonfigurieren und extra einen Dummy herstellen. Es ist doch schon für jeden alles dabei, man muss sich halt nur einmal für etwas entscheiden:

    -2P für viele Kerne oder viel RAM
    -1P, wenn nur IO gebraucht wird

  17. Beitrag #16
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    Was mir nur nicht einleuchtet: warum hat man die Wenigkerner nicht höher getaktet als die vollausgebauten Flaggschiffe?

  18. Beitrag #17
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    Weil Samsungs LPP Prozess einfach nicht höher skaliert.

  19. Beitrag #18
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      cyrusNGC_224 beim Distributed Computing

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    Ich meine, bei einem 4 Die MCM, bei welchem nur je 2 Kerne aktiv sind, da sind unvergleichlich gute thermisches Bedingungen gegeben, da kann man ruhig auch ein Modell anbieten, was mehr als 2,2 GHz Basis bringt. Die gehen ja im Turbo nicht mal so hoch wie die komplett freigeschaltenen - und das meine ich!

  20. Beitrag #19
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    Avatar von SPINA
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    Die Epyc sind wie zuvor die Opterons für wesentlich rauhere Bedingen validiert worden als Ryzen. Womöglich gibt es unter gewissen Umständen, die nur im Serverumfeld zu erwarten sind, einen Speed Path oder dergleichen, der keinen höheren Takt erlaubt. Im Desktopeinsatz könnte dieser wiederum vollkommen unkritisch sein. Ein hoher Basistakt muss schließlich nicht am thermischen Budget scheitern. Es gibt weitere Faktoren, die den Takt limitieren.

    Das erklärt natürlich nicht wieso es gerade den Eypc 7251 so "hart" trifft...

  21. Beitrag #20
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    Wenn man einen "2P-Epyc" in ein "1P-Board" steckt liefert dieser natürlich auch die vollen 128 Lanes - die HyperTransportFabric ähm InfinityFabric Links werden nur von der CPU konfiguriert, wenn es "erforderlich" ist ..... dies geschieht während der anfänglichen BIOS Phase.

    Die CPU hat 128 Lanes die halt für alles mögliche genutzt werden können. Man kann, sofern der ganze restliche SoC Teil deaktiviert wird, alle 128 Lanes für PCIe verwenden; hat dann aber kein USB, SATA & Co.

    1 Naples liefert dank 4 DIE auch bis zu 16 SATA, verwendet man dieses 16 Ports hat man 16 Lanes weniger zur Verfügung. Hat man ein 2P System werden 4x 16 Lanes für CPU-CPU-Interconnect verwendet - früher hätte man 4 cHTL dazu gesagt.

    Sofern man auf die 1-Hop-Variante verzichten würde, könnte man auch locker 4P oder 8P anbieten, müsste dann aber auf Steckkarten für CPU&RAM wechseln...

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