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News Angeblicher Benchmark eines AMD EPYC "Rome" 7nm-Prozessors
Stefan Payne
Grand Admiral Special
Naja, dabei sollte man auch erwähnen, dass der I/O Teil, der die Signale nach außen, vom Träger runter schippern muss, nicht wirklich gut shrinkbar ist, da die Strukturen, aufgrund der benötigten Ströme und Transferleistung, eine gewisse Größe haben müssen, damit sie nicht sofort abfackeln.Also die Architektur mit den Chiplets überrascht mich jetzt gewaltig.
Wenn das wirklich so wäre, dann erklärt das einiges.
(...)
kann Uncore sogar auf den günstigeren 14nm Prozess verwenden.
Daher macht es Sinn, das ganze in einem extra Die unter zu bringen und so die Cores zu vergleinern und nicht die nicht verkleinerbaren Strukturen mitschleppen zu müssen.
Die Frage ist aber:
Wie hoch ist die Latenz beim Zugriff?
Konnte man die Latenz des IF verbessern, so dass vergleichbar mit dem Onchip Speichercontroller aktueller Ryzens ist oder ist die Latenz größer geworden
Persönlich fürchte ich, dass diese Architektur nur schwer auf den Desktop übertragbar ist und man hier mit zwei kompett unterschiedlichen, eigentlich eher sogar 3, arbeiten muss, was dann wiederum die Flexibilität vermindert, da man so nicht mehr die Enduser Dies mit den Server Dies mischen kann.
Das heißt also, dass man nicht im letzten Moment entscheiden kann, ob man das Die jetzt in einen Ryzen oder EPYC packt, insbesondere wenn die Nachfrage nach EPYC etwas höher ist...
Bisher konnte man einige RYZEN Dies dafür opfern, um mehr EPYC liefern zu können, wenn benötigt oder umgekehrt...
MagicEye04
Grand Admiral Special
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Im Zweifel gibt es dann eben eine preiswertere EPYC-Linie, wo nur bis zu 4 dies draufkommen. Und alles darüber kann man dann auf die neue Art und Weise machen.
Pinnacle Ridge
Vice Admiral Special
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AMD könnte für AM4 auch nur noch eine APU planen.
Würde die 7nm APU 8 Kerne bekommen, würde auf AM4 kein Bedarf nach einer reine CPU-Die bestehen.
Alles über 8 Kernen deckt man dann mit TR4 ab.
Dort kann man dann auch ein Package mit 2-4 Dice + I/O-Die auflegen, würde man für Epyc-Embedded eh auch benötigen.
Epyc Rome bekommt dann halt 8 Dice + I/O-Die.
Der Vorteil an dieser I/O-Die wäre, daß Epyc auch mit 2 CPU-Dice auf 8 Speicherchannel zugreifen könnte.
Würde die 7nm APU 8 Kerne bekommen, würde auf AM4 kein Bedarf nach einer reine CPU-Die bestehen.
Alles über 8 Kernen deckt man dann mit TR4 ab.
Dort kann man dann auch ein Package mit 2-4 Dice + I/O-Die auflegen, würde man für Epyc-Embedded eh auch benötigen.
Epyc Rome bekommt dann halt 8 Dice + I/O-Die.
Der Vorteil an dieser I/O-Die wäre, daß Epyc auch mit 2 CPU-Dice auf 8 Speicherchannel zugreifen könnte.
eratte
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Alles über 8 Kernen deckt man dann mit TR4 ab.
Das glaube ich nicht, auch beim AM4 wird es das Ziel sein Intel in Bezug auf die Anzahl der Kerne zu übertrumpfen. Die ziehen mit i9 9xxxx vermutlich im Oktober gleich.
Daher rechne ich mit ZEN2 in 7nm mit 12 und/oder 16 Kernen für AM4.
cyrusNGC_224
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Das ist bekannt, hat aber nix mit der ZEN IPC zu tun, um die es hier geht.Wenn man mal genauer hinschaut dann holte AMD viel viel mehr raus in der Vergangenheit.
Ich denke nicht, dass sie diese Austauschbarkeit opfern würden, weil diese der Kostenvorteil vor Intel ist. Die Maskensätze werden mit den kleineren Prozessen immer teurer, weswegen man die Die-Größe und die Zahl des Designs minimieren wird.Persönlich fürchte ich, dass diese Architektur nur schwer auf den Desktop übertragbar ist und man hier mit zwei kompett unterschiedlichen, eigentlich eher sogar 3, arbeiten muss, was dann wiederum die Flexibilität vermindert, da man so nicht mehr die Enduser Dies mit den Server Dies mischen kann.
Das heißt also, dass man nicht im letzten Moment entscheiden kann, ob man das Die jetzt in einen Ryzen oder EPYC packt, insbesondere wenn die Nachfrage nach EPYC etwas höher ist...
Bisher konnte man einige RYZEN Dies dafür opfern, um mehr EPYC liefern zu können, wenn benötigt oder umgekehrt...
Die I/O Chips im älteren Prozess sind dahingehend sicher nicht so kritisch und man könnte sich dort durchaus 3 für fast alle Modelle leisten.
Ganz wichtig. Und wer weiß, was sonst noch für Schönheitsfehler damit behebbar sind.Der Vorteil an dieser I/O-Die wäre, daß Epyc auch mit 2 CPU-Dice auf 8 Speicherchannel zugreifen könnte.
Die APU wird man, vermute ich, nachwievor erstmal als eigenes Design gestalten. Vielleicht ist die übernächste dann in 2+ Dies aufgeteilt.
Peet007
Admiral Special
Bei der schieren Anzahl von Kernen darf auch nichts zum Flaschenhals werden. Was an Datenströmen unter Vollast zu den Kernen geführt und wieder abtransportiert werden muss. Ist denke ich auch ein Stück weit Neuland.
Casi030
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Natürlich,wenn es AMD so wie Intel machen würde,wenig Kerne gleiche TDP,viel Takt,dann würde die IPC bei 20-30% Liegen bei gleichem Takt,ABER da es AMD wichtiger ist in die Breite zu gehen,den Verbrauch zu senken......bleibt es bei gleichem Takt bei rund 10% IPC + weniger Verbrauch und oder + mehr Kernen......und das werden sie auch in Zukunft nicht ändern.Das ist bekannt, hat aber nix mit der ZEN IPC zu tun, um die es hier geht.
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MagicEye04
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Der Verbrauch ist doch relativ unabhängig von der IPC. Das steuert man über die Spannung.
Da die lahme Single-Core-Leistung in der Vergangenheit der Hauptkritikpunkt an AMD war, ging es doch auch gar nicht anders, als alles Mögliche rauszuholen.
Das ist ja nun vollbracht und nur noch Berufsnörgler können jetzt noch nörgeln. Aber ausruhen und mit Kernen nur so um sich werfen, kann AMD deswegen trotzdem nicht.
Da die lahme Single-Core-Leistung in der Vergangenheit der Hauptkritikpunkt an AMD war, ging es doch auch gar nicht anders, als alles Mögliche rauszuholen.
Das ist ja nun vollbracht und nur noch Berufsnörgler können jetzt noch nörgeln. Aber ausruhen und mit Kernen nur so um sich werfen, kann AMD deswegen trotzdem nicht.
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