AMD EPYC Rome Server CPUs - Zen 2 in 7nm TSMC

[Pinnacle Ridge]

Wo sitzt der L3 Cache? Bleibt er wegen der Latenzen und ev. Bandbreite in den Chiplets oder wandert er als gemeinsamer L3 und Puffer für den RAM in den I/O Chip?

Aufgrund der Größe der Chiplets würde ich mal schätzen der sitzt im Chiplet

 

[BoMbY]

Ja, ich denke das Chiplet wird Cache haben. Das könnte aber auch gut ein L4-Cache sein. Ich denke das könnte auch ein unabhängiger Cache-Controller sein, und alle Anfragen von den CPUs oder anderen Sockeln laufen da zentral durch, so könnte man den Speicherzugriff mit Interleaving etc. optimal gestalten. Eventuell braucht der dann für die Speicherverschlüsselung auch AES, bzw. ist der Secure Processor mit den ARM-Kernen vermutlich ehh auch da drauf.

 

[w0mbat]

Ich bin auch echt gespannt was sich so alles in dem I/O Chip finden wird, da könnte mächtig secret sauce drin sein. Viel spannender finde ich die Frage, ob Ryzen 3k den gleichen Ansatz verfolgen wird, also 14nm I/O + 7nm cores, oder ob hier AMD einen anderen Chip entwickelt. Ein kleineren I/O Chip wird man sowieso brauchen.

Und auch noch interessant: sind die "Chiplets" intern wieder im CCX Design, also 2x4, oder 1x8?

 

[Peet007]

Auf wieviel Cache die Zen2 Cores zugreifen können hab ich bis jetzt noch nicht rausfinden können. Interessant finde ich das die "Vorabberechnungen" einen eigenen Speicherbereich bekommen, ob das dann ein L3 ist und wo der sich dann befindet?

Grad beim Speichercontroller mit der Mege an Kernen und die verschiedenen Ansätze wie man das in Hardware gießen kann. Da tun sich Welten auf. HBM mit 1 Terabyte Bandbreite. Wird wohl noch eine Weile dauern den auch für CPUs zu entwickeln, den Controller mit den Caches in GB größe zu stapeln.

 

[Opteron]

Aufgrund der Größe der Chiplets würde ich mal schätzen der sitzt im Chiplet

Ne da wird ein L4 sitzen. Durch das Chiplet-Design wird ein großer L3 auf dem Die umso wichtiger.

 

[Onkel_Dithmeyer]

Bei einem L3-Cache von 256MB also 32MB je 8C-Chiplet erklärt sich auch warum das Die nachwievor so groß aussieht. Der I/O-Chip muss aber denke ich auch noch irgendwas Cachiges beinhalten, der ist sonst in meinen Augen VIEL zu groß nur für Infinity und RAM und vlt ein paar Chipsatzeinheiten.

 

[Opteron]

Für mich stellt sich hier auch die spannende Frage, inwieweit AMD jetzt zu den Desktop-Produkten differenzieren wird. Werden die dafür dann eigene CPU-Chiplets designen oder bringt man dafür eigene IO-DIEs?

Am wahrscheinlichsten würde ich ne GPU mit etwas I/O einschätzen.

 

[bschicht86]

Wenn AMD bei AM4 das ebenso machen will, ergeben sich folgende Möglichkeiten:

IO-Chip mit 2x IF, 2x "I"MC, 32 Lanes PCI-E (falls sie bei AM4+ oder AM5 ein wenig mehr Lanes rauslegen lassen wollen)
2x CPU-Chips mit insgesamt 16 Kernen ODER 1x CPU + 1x "Mini-Vega"

 

[Peet007]

Das vll eine CPU mit HBM kommt finde ich nicht so abwegig, so könnte man den Zen2 für den Desktop fitt machen und gleichzeitig an HBM weiterentwickeln. Preislich würde sich das nichts nehmen da Speichermodule weckfallen sowie günstigere MBs geben, da keine Slots für Speicher und weniger Kontakte auf dem Sockel sind.

Mit Vega mussten sie ja HBM schon in massen produzieren so wie sie sich verkauft hat. Zwei Chips mit je 4 GB wenn man vll zwei Chips mit je 6 GB hinbekommt reicht das locker für den normalen Desk mit max 8 Kernen.

 

[amdfanuwe]

@Peet007
Wird noch was dauern. Aktuell kann der HBM Bedarf nicht gedeckt werden. In 2 Jahren, 2021, sollte es aber genügend HBM geben.
Aber so eine kleine APU mit 8GB HBM steht sicher in der Planung. Ich schätze mal 8C16T + 24CU in EUV 7nm.

 

[Stefan Payne]

Wo sitzt der L3 Cache?

Warum der L3 Cache?
Warum nicht einen zweistufigen, synchronisierten??

--- Update ---

Und auch noch interessant: sind die "Chiplets" intern wieder im CCX Design, also 2x4, oder 1x8?

1x8 würde fast mehr sinn machen als 2x4...

 

[Pinnacle Ridge]

Charlie Demerjian meint es wäre ein CCX mit 8 Kernen.

 

[Stefan Payne]

Charlie Demerjian meint es wäre ein CCX mit 8 Kernen.

...was auch sinn macht, da man so 'nen ganzen Batzen an CCX Kommunikation spart und die Komplexität reduziert...

Weil du so nur eine einfache Punkt zu Punkt Verbindung braucht und der Rest dann mit dem I/O Core gemacht werden kann.

 

[eratte]

Here Is the AMD EPYC "Rome" C-Ray Demo (HardOCP)

One 2nd Generation AMD EPYC 64 core CPU beats two Intel Xeon Platinum 8180M CPUs on the C-Ray benchmark.

 

[eratte]

AMD CEO Dr. Lisa Su Says EPYC Will "Double the Performance Per Socket" (HardOCP)

 

[Yoshi 2k3]

AMD EPYC Market Share Gains in 2018 Our Take (ServeTheHome)

 

[Complicated]

Sehr schöner Link. Versteckt in dem Artikel ist auch ein weiterer Link
https://www.servethehome.com/xilinx-alveo-u280-launched-possibly-with-amd-epyc-ccix-support/
der den Support für CCIX bei Rome schon für wahrscheinlich hält.

 

[pipin]

Sehr schöner Link. Versteckt in dem Artikel ist auch ein weiterer Link
https://www.servethehome.com/xilinx-alveo-u280-launched-possibly-with-amd-epyc-ccix-support/
der den Support für CCIX bei Rome schon für wahrscheinlich hält.

Das wäre sehr erfreulich. Da wurde ja auch schon im Oktober drüber spekuliert, als die AMD EPYC-based Xilinx Alveo BOXX
vorgestellt wurde.

 

[pipin]

https://community.amd.com/community...-system-design-for-high-performance-computing

Rome is the first x86 server CPU to support PCIe® Gen 4.0 which doubles the performance of each I/O connection and thus boosts performance. We also joined early in supporting new, open standards for coherent fabrics including CCIX and Gen-Z that have tremendous potential.

 

[thorsam]

Ich hoffe für meine Zwecke, dass dann auch bei er Gelegenheit die Anordnung bzw. die Belegung der/des PCIe-Slots anders erfolgt.

Im Augenblick bekomme ich nur 2 Karten mit einem entsprechend langem Riserkabel rein. Und das ist Murx.

 

[Stefan Payne]

https://community.amd.com/community...-system-design-for-high-performance-computing

Interessant dass sie CCIX und GenZ erwähnen.
Ist das 'ne Andeutung dass Rome das unterstützt??

 

[WindHund]

Interessant dass sie CCIX und GenZ erwähnen.
Ist das 'ne Andeutung dass Rome das unterstützt??

We put every thing to the Max(c) of performance.
We stay still toget(her)

 

[stolperstein]

...es geht los...


- https://www.msi.com/Motherboard/support/B450-TOMAHAWK




Viele Grüße,
stolpi


Edit:
Womöglich nur APU Support für die "neuen" 220/240GE...aber dafür ein BetaBIOS?

 

[derDruide]

Das wird Support für die Picasso-APUs sein.

 

[Crashtest]

Genau dat ist es - AGESA!V9 Combo-AM4 0.0.7.2

Nix besonderes, gibt's auch bei ASRock - https://www.planet3dnow.de/vbulleti...0-verfuegbar?p=5231638&viewfull=1#post5231638