Bereits bei unserem Themenabend mit Intel Ende Februar durften unsere Leser einige Informationen zum Thema "Nehalem" erfahren. Nehalem ist der für Ende des Jahres geplante Nachfolger der aktuellen Core-2-Serie Ausbaustufe "Penryn". Der Nehalem wird mit der Frontside-Bus Bauweise und den externen Memorycontrollern bei Intel Schluss machen und mit CSI eine ähnliche Architektur aufweisen wie AMDs K8 und Nachfolger seit 2003. Ebenso wird Nehalem wie der AMD K10 ein nativer Multicore-Prozessor werden, während die aktuellen Intel Quad-Core Prozessoren als Doppel-Dual-Cores ausgeführt sind, indem zwei Dual-Core Dies in einem Gehäuse zusammengefasst und per FSB verbunden wurden. Zudem soll Nehalem das mit dem Ableben der Pentium-4-Netburst-Architektur eingemottete SMT (damals HyperThreading genannt) wieder aufgreifen und neben mehreren echten CPU-Kernen auch wieder logische CPUs vorgaukeln können, um die Funktionseinheiten der mehrfach superskalaren Kerne besser auslasten zu können.
So weit, so bekannt. Inzwischen jedoch hat Intel einige weitere Informationen bekannt gegeben, die zwar in der Gerüchteküche bereits größtenteils kursierten, nun aber den offiziellen Stempel erhalten haben. So wird Nehalem z.B. ebenso wie die AMD K8/K10 Multi-Core Prozessoren keine shared L2-Caches mehr haben, sondern für jeden Kern einen L2-Cache. Interessanterweise wird der L2-Cache gegenüber den aktuellen Core-2-Prozessoren massiv verkleinert werden. Während bei der Penryn-Familie zwei Kerne sich einen 6 MB großen L2-Cache teilen, werden die Nehalem-Kerne mit lediglich 256 KB L2-Cache je Kern auskommen müssen. Dafür jedoch soll die Latenzzeit extrem niedrig liegen.
Ebenso wie der AMD K10 wird der Nehalem eine dritte Cachestufe bekommen, die 8 MB groß sein wird. Das ist 4 mal so groß wie bei AMDs derzeitigen K10-Prozessoren, aber nur wenig größer, als AMDs Shanghai alias "K10.5" (scherzhaft), der Ende des Jahres debütieren soll und 6 MB L3-Cache erhalten wird. Wie bei Intel üblich sollen alle drei Cachestufen inklusive Caches sein. Entgegen der AMD-Philosophie können Daten oder Code durchaus mehrfach in den Cacheebenen liegen und damit kostbaren Cache verschwenden, allerdings ist der Verwaltungsaufwand im SMP-Betrieb so deutlich geringer.
Ebenso wie der K10 bekommt Nehalem einen zweistufigen Translation-Lookaside-Buffer (hoffentlich für Intel ohne Bug), neue Branchprediction- und Prefetching-Units und weitere SSE-Befehle. Mit SSE4.2 kommen unter anderem Befehle hinzu, die - wie Intel bereits auf dem Themenabend angedeutet hatte - insbesondere Stringverarbeitung z.B. in XML-Dokumenten erheblich beschleunigen sollen. Die Xeon-Variante des Nehalem wird zudem einen Triple-Channel Memory-Controller bekommen und DDR3-1333 unterstützen. Die kumulierte Speicherbandbreite wird somit 32 GB/s betragen ohne von einem FSB beschnitten zu werden. Dies erklärt mitunter auch wieso Intel davon ausgeht, dass der Nehalem nicht mehr auf extrem große L2-Caches angewiesen ist. Danke erde-m für den Hinweis.
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