Auf VR-Zone sind mehrere Bilder einer Trinity-Präsentation aufgetaucht. Die Präsentation der neuen APU, die mit ziemlich sicherer Wahrscheinlichkeit am 15. Mai erfolgt, rückt augenscheinlich immer näher, weswegen anscheinend auch der Informationsfluss immer breiter wird.
Die Angaben sind sehr detailliert, Einzelheiten sind der folgenden Tabelle zu entnehmen:
CPU
AMD A-Series
AMD A-Series
i3-2xxx
i3-3xxx
Codename
Trinity
Llano
Sandy-Bridge
Ivy-Bridge
Sockel
FM2
FM1
1155
1155
Threads
2 – 4
2 – 4
2 – 4
4 – 8
Herstellungsprozess
32nm SOI/HKMG
32nm SOI / HKMG
32nm HKMG
22nm HKMG
Chipfläche/Diegröße
246 mm²
228 mm²
131 mm²
160 mm²
L2-Cache-Größe
2 x 2 MB
4 x 1 MB
2 x 256 kB
4 x 256 kB
L3-Cache-Größe
/
/
3 MB
8 MB
Speicherkanäle
2xDDR3
2xDDR3
2xDDR3
2xDDR3
Max. Speicherstandard
DDR3-1866
DDR3-1866
DDR3-1333
DDR3-1600
int. PCIe Leitungen
24x PCIe 2.1
24x PCIe 2.1
16x PCIe 2.0
16x PCIe 3.0
TDP
100W
100W
65W
77W
Preis des Spitzenmodells
?
$115
~$140
~$330
DirectX-Standard
DX11
DX11
DX10.1
DX11
CPU-Verbesserungen Interessant wird es natürlich bei den erstmals eingesetzten Piledriver-Kernen, der 2. Generation der Bulldozer-Architektur. Viele Einzelheiten, wie z.B. der größere TLB, die größeren Scheduler-Windows, Befehlssatzerweiterungen wie FMA3 und F16C, zusätzliche Write Buffer für den L2 oder auch die DIV-Einheit waren schon vorher durch das AMD Optimization Guide oder durch eigene Recherche bekannt, die durch den aktuellen Foliensatz nun bestätigt wurden. Merkwürdig ist nur die aufgeführte ISA-Erweiterung "AVX 1.1", die es laut Intel nicht geben dürfte. Da gleichzeitig AMDs eigene Erweiterungen XOP und FMA4 nicht aufgeführt werden, ist zu vermuten, dass AMD diese in AVX 1.1 umbenannt hat.
Einzig das Front-End, in dem die Daten in ein Bulldozer-Modul eingelesen werden, war ein Buch mit sieben Siegeln. Nun wird das Geheimnis etwas gelüftet und man erfährt erste Änderungen in folgendem Bild:
Es darf darauf gehofft werden, dass dort einige Schwachstellen, die z.B. durch den Informatikprofessor Agner Fog angemahnt werden, behoben oder doch zumindest abgemildert werden. (Eine Zusammenfassung der Schwachstellen gab es in unserer alten Meldung: Bulldozer-Architektur unter der Lupe: Schwachstellen identifiziert).
Eine der Schwachstellen war das sogenannte "Instruction-Window". Das ist ein Paket an x86-Befehlen, die von der "Fetch-Unit" geschnürt werden und darauf warten, durch den Dekoder in interne µOps dekodiert zu werden. Wie beim K10 werden auch beim Bulldozer 32 Byte pro Takt aus dem L1-Instruction-Cache eingelesen, aber bei Bulldozer teilen sich die 32 Byte dann eben auf zwei Threads und damit auch auf zwei Instruction Windows à 16 Byte auf. 16 Byte sind für AMD deshalb ein Rückschritt. Aktuelle Intel-CPUs holen sich pro Takt zwar auch nicht mehr, allerdings wird Intels Dekoder durch den Loop-Stream-Detektor (seit der Penryn-Generation, verbessert im Nehalem) und den großen µOp-Puffer (seit Sandy-Bridge) stark entlastet. Mit solchen Finessen kann laut den aufgetauchten Folien auch Piledriver nicht aufwarten, aber immerhin wird der Flaschenhals etwas vergrößert. Um wieviel ist dabei die Frage. Hoffen wir das Beste und erwarten einmal die vom K10 bekannten 32 Byte pro Fenster / Thread auch für Piledriver. Viel hängt aber auch davon ab, wieviel Byte pro Takt eingelesen werden. Bleibt es weiterhin bei 32 Byte brächten zwei 32 Byte Fenster keinen großen Vorteil. Zu guter Letzt darf man außerdem nicht vergessen, dass es weiterhin nur 4 Dekoder gibt. Das Maximum bleibt also weiterhin bei zwei x86 Instruktionen pro Takt, pro Thread, aber mit einem größerem Instruktion-Window stellt man sicher, dass dieses Maximum auch öfters erreicht werden kann.
Zusätzlich gab es im Front-End noch Feintuning an der Sprungvorhersage-Logik, diese kann mehr Einträge umfassen, was man auch im Die-Foto erkennen kann.
Turbo Modi Beispielhaft für die ganze Trinity-Generation gibt es eine Folie für die Turbomodi des A10-4600M-Exemplars:
Wie man sehen kann, beträgt der maximale Turbo mit einem Thread 3,2 Ghz, ohne Grafiklast werden noch 2,7 GHz erzielt, mit Grafiklast dagegen muss man mit 2,3 GHz Prozessortakt auskommen.
Nicht viel Neues gibt es vom Grafikteil der neuen APU zu berichten. 384 Shader nach der altbekannten VLIW4-Bauart, die erst- und einmalig in der HD6900-Generation eingesetzt war. Eine APU mit den neuen GNC-Architektur gibt es erst nächstes Jahr unter dem Codenamen Kaveri. Interessant ist vielleicht ein Detail: Laut obiger Folie unterstützt die APU Off-Chip-Speicher, wodurch die Tessellation-Leistung gesteigert wird. Dabei handelt es sich aber um keinen extra Chip, sondern nur um einen Speicherbereich im normalen RAM. Oben rechts im Eck des Bildes sieht man auch die unterstützte PCIe Version. Leider scheint Trinity nur mit PCIe 2.1 und nicht schon mit PCIe 3.0 zu kommen - sofern es sich nicht um einen Copy/Paste-Fehler handelt. Wie schon der Vorgänger Llano hat auch Trinity 24 PCIe-Leitungen.
Stromverbrauch AMD rühmt sich besonders ob des konkurrenzfähigen Stromverbrauchs, laut eigenen Aussagen würde man jetzt nicht nur mehr hinterher trotten:
Fazit Alle Neuerungen auf einen Blick sieht man in der folgenden Folie, bei dem unbeschrifteten Bereich links oben, zwischen DDR3 und dem linken L2-Cache, handelt es sich vielleicht um die VCE-Schaltkreise:
Für die CPU-Leistungskrone wird es sicherlich nicht reichen, jedoch sollte das Gesamtpaket aus leicht gesteigerter Rechenleistung durch die Bulldozerkerne und v.a. durch höhere Taktraten sowie der konkurrenzlosen GPU-Leistung eine sehr attraktive Kombination sein. Insbesondere in Bereichen, in denen man keinen Platz für eine zusätzliche Grafikkarte hat, aber nicht auf eine gute GPU verzichten kann, sollte Trinity ein attraktives Produkt sein. Alle Folien gibt es in Großansicht in unserer Bildergalerie.
Diesen Artikel bookmarken oder senden an ...
