Auf unserer Lieblings-Gerüchteküche The Inquirer ist man gerade wieder dabei, die verwegensten Spekulationen um den Thoroughbred-Nachfolger Barton voranzutreiben.
Der verdutzte Leser erblickt dort, AMD werde den Core des Barton mit "Hammer optimisations" ausstatten und damit die Pro-Taktleistung (IPC) deutlich steigern können. Dies erkläre, so The Inquirer weiter, die angeblich dramatisch höheren Model-Ratings, die der Barton laut einem weiteren Gerücht bekommen soll (wir berichteten).
Hammer Optimierungen für den Barton? Klingt gut, denkt sich der AMD-Kunde. Allerdings schweigt sich The Inquirer aus, welche Art Optimierungen das sein sollen. Der Barton wird ja 512 KB L2-Cache bekommen. Dies ist seit langem bekannt und hat erst einmal nichts mit dem Hammer zu tun. Die weiteren Features, die der Hammer dem aktuellen K7-Core voraus hat, sind schnell aufgezählt:
64-Bit Adress-Register: ein K7-Core Rechner mit 64-Bit Extensions wird der Barton sicherlich nicht werden! Zum einen ist das nicht so einfach zu realisieren, wie mal eben ein paar KB mehr Cache in den Core zu hängen und zum zweiten sind die 64-Bit Register keine zusätzliche, separate Unit, wie etwa 3DNow! oder SSE. Der Core müßte dann den neuen Long-Mode beherrschen, um auch den Compatibility-Mode bereitzustellen und zwischen Long-Mode und Legacy-Mode unterscheiden können (siehe 64-Bit CPUs für's Wohnzimmer : Innovation oder Marketinggeblubber?). Ergo => völlig abwegig
SSE2:
technisch am einfachsten realisieren ließe sich für AMD wohl die Implementierung von SSE2 in den Barton. Dem Palomino wurde gegenüber dem Thunderbird auch die SSE-Einheit spendiert, ohne daß dafür tiefgreifende Veränderungen notwendig gewesen wären. Allerdings bliebe zu bedenken, was SSE2 mit "Hammer Optimierungen" zu tun hat, schließlich ist SSE2 ein Intel Pentium 4 Feature. Ergo => technisch machbar, aber unwahrscheinlich.
On-Chip Memory-Controller:
Entgegen allen Markting-Beteuerungen, die wir nach dem Launch zu hören bekommen werden, wird der Hammer sein Plus an Leistung nicht aus den 64-Bit Adress-Registern holen, sondern aus seinem On-Chip Memory-Controller. Die Verlagerung des Memory-Controllers direkt auf die CPU verkürzt die Latenzzeiten beim Zugriff auf das RAM dramatisch. Allerdings ist ein Einbau dieser Einheit in den Barton vollkommen unmöglich, da der Barton ein Sockel A Prozessor sein wird und sämtliche Sockel A Mainboards den Memory-Controller in der Northbridge tragen. Ergo => technisch unmöglich
Bleibt also nicht mehr viel übrig an "Hammer Optimierungen", die der Barton eventuell bekommen soll. Vielleicht die minimal verlängerte Pipeline (wir berichteten)? Oder eine andere Predictor-Unit? Der größere TLB vielleicht? Wie auch immer: wir halten diese Meldung von The Inquirer für eine Sommerloch Nachricht, lassen uns aber gerne eines besseren belehren... THX @munich & mtb][sledgehammer für den Hinweis :)
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