Kollege D'Espice hat mal wieder zugeschlagen: auf insgesamt 20 Seiten beleuchtet unser aktueller Artikel alle relevanten Tricks der Chip-Designer, die Geschwindigkeit von Prozessoren in immer höhere Sphären zu treiben. Unter technischen Gesichtspunkten interessant ist dabei weniger die tumbe Erhöhung der Taktfrequenz, als vielmehr das Bemühen, pro Takt immer mehr an Leistung aus den Schaltungen zu kitzeln. Die Reise führt dabei von bekannten Features wie Branch-Prediction und Out-of-Order Execution über aktuelle Neuheiten wie HyperThreading bis hin zu zukünftigen Lösungen (OnChip-MP) und weniger bekannten Features (MOESI). Hier ein kurzer Auszug:
Das Switch-on-event Multi-Threading (kurz SoEMT) gleicht größtenteils dem TSMT, jedoch mit der kleinen aber entscheidenden Ausnahme, dass die Rechenzeit nicht fix eingeteilt wird, sondern lediglich bei Auftreten von längeren Wartezeiten von einem Thread zum nächsten gewechselt wird. Hierbei muss jedoch der "Hauptthread" die höchste Priorität haben, bei Auftreten einer längeren Wartezeit wird zu Threads mit niedrigerer Priorität gewechselt, bis die Wartezeit für den Prozessor vorüber ist (als gutes Beispiel dient auch hier wieder ein Cache-Miss mit anschließendem Fetch der Daten aus dem Arbeitsspeicher). Der Vorteil gegenüber TSMT ist, dass einzelne Threads höhere Prioritäten haben können als andere und somit der Programmfluss gezielt gesteuert und optimiert werden kann, wohingegen beim TSMT immer feste Rechenzeiten zugewiesen werden, nach denen der Prozessor, ungeachtet der Tatsache ob bereits eine Terminierung des aktuellen Threads vorliegt oder nicht, zum nächsten Thread schaltet.
Wie üblich geht's hier also ziemlich zur Sache. Die obligatorische Cola samt Chips ist beim Studium dieses Artikels mal wieder schwer gefragt:
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