Im Gegensatz zu AMD hat Nvidia auf der Computex Messe schon heute ihren neuen Sockel-A Mainboard Chipsatz "nForce" vorgestellt. Der Heise Newsticker hat alle wichtigen Informationen über die Architektur des nForce Chipsatzes:
"Natürlich hat NVidia einen Grafikkern in die Northbridge eingebaut, und zwar den der GeForce 2. Damit sollte der nForce die gesamte integrierte Chipsatz-Konkurrenz locker abhängen und auch im Vergleich mit AGP-Grafikkarten eine passable Performance erreichen, wenn das Speicher-Interface mitspielt: Einen separaten Bildspeicher hat NVidia nicht vorgesehen, sodass der nForce mit SMA (shared memory architecture, auch UMA – unified memory architecture – genannt) arbeitet. Bisher haben sich SMA-Chips wie der SiS 630/730 oder der KM133 von VIA nicht mit Geschwindigkeitsruhm beckleckert, alleine Intels i815 konnte mit einem etwas pfiffigeren Speicher-Interface halbwegs überzeugen. Doch NVidia will mit den SMA-Nachteilen gründlich aufräumen und hat ein neues Speicher-Interface mit dem Namen TwinBank eingebaut. Wie der Name andeutet, steuert es zwei Speicherkanäle an, die dank DDR-Interface jeweils eine Bandbreite von 2,1 GByte/s haben. Anders als die Dual-Channel-Chipsätze i840 oder i850 von Intel können die Kanäle auch mit unterschiedlichen Modulen bestückt sein. Das realisiert NVidia, indem ein Crossbar die Verbindung zwischen Prozessor und AGP auf der einen und Speicher auf der anderen Seite herstellt. Im Idealfall steht damit dem Prozessor die gesamte Bandbreite des einen Kanals zur Verfügung, während die Grafik auf den zweiten Kanal zugreift."
Auf Digit-Life.com gibt es darüber hinaus ein Preview, welches sich ebenfalls mit der Architektur des nForce beschäftigt - sogar noch um einiges ausführlicher als der Heise Newsticker, dafür aber auf Englisch:
"Another cardinal innovation of NVIDIA is a unique dual-channel DDR memory controller called TwinBank Memory Architecture. This architecture enables never seen before 4.2 GBytes/s memory bandwidth for PC2100 modules.
Here we should ask whether the system bus of Athlons and Durons is well balanced with respect to a twice larger memory bus bandwidth. Let's recall an i840 chipset with a dual channel RDRAM controller with 3.2 GBytes/s bandwidth and with usual 133 MHz FSB. The advantage of i840 based systems over i815 based systems with PC133 memory was very small. In that case FSB with 1.066GB/sec was a real bottleneck. Besides, the i840 systems were slower than i815 ones at the expense of a higher latency of the RDRAM.."
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