AMD hat in Form von John Fruehe (JF) mit zwei Einträgen den neuen „Bulldozer Blog“ gestartet. Über den neuen Block will das Unternehmen bis zum Launch der neuen „Bulldozer-Architektur“ Stück für Stück weitere Informationen und Details preisgeben. Dabei soll es von Zeit zu Zeit auch Blogeinträge geben, die den Nachfolger der aktuelle AMD Phenom II mit dem Codenamen „Zambezi“ thematisieren. Unter anderem will man nach der Hot Chips Konferenz, auf der AMD seine beiden neuen x86-Architekturen „Bulldozer“ (High-End) und „Bobcat“ (Low-End) vorstellen wird, die dort präsentierten Details auch im Block für die breite Öffentlichkeit aufbereiten. Zudem wird es erneut einen „20 Questions Blog“ geben, in dem JF Fragen(*) beantworten will, die zuvor per E-Mail an AMD eingesendet werden können. Aber nicht nur die Marketingabteilung soll in dem neuen Blog zu Wort kommen, sondern auch die Entwickler, die hinter dem „Bulldozer“ stehen. Abgerundet werden soll das Ganze kurz vor dem Launch durch Produktdemonstrationen per Video.
Für die Leser der Spekulationsthreads hier auf Planet 3DNow! enthalten die beiden ersten Einträge nicht viel Neues. Wirklich neu ist nur die Information, dass der Bulldozer neben den normalen DDR3 DIMMs (1,5 V) und den DDR3L DIMMs (1,35 V), mit denen bereits die aktuellen Plattformen AMD Opteron 6100 (Sockel G34) und AMD Opteron 4100 (Sockel C32) umgehen können, auch künftige „Load Reduced DIMMs“ und solche mit einer auf nur noch 1.25 V gesenkten Betriebsspannung unterstützen wird.
(*) Nicht beantwortet werden Fragen zu bestimmten Benchmarks, Preisen, genauem Datum der Markteinführung oder den Plattformen der Geschäftspartner.
Für alle Anderen hier eine kleine Zusammenfassung der bisher bekannten offiziellen Informationen zu AMDs „Bulldozer“:
AMD will im nächsten Jahr drei Prozessoren auf Basis der neuen „Bulldozer-Architektur auf den Markt bringen. „Orochi“ ist der Codename, unter dem die neuen Kerne (eigentlich Module) der ersten „Bulldozer-Generation“ entwickelt werden. Jedes Modul wird aus zwei Integer-Kernen mit jeweils 4 Pipelines, einer 256-bit FMAC FPU und einem L2-Cache (2 MiB ?) bestehen. Die von beiden Kernen zusammen genutzte FPU kann sowohl mit voller Breite von einem der beiden Kerne als auch von beiden gleichzeitig mit jeweils halber Breite genutzt werden. Angeblich soll der Wechsel zwischen den beiden Modi pro Takt möglich sein. FMAC steht dabei für Fused Multiply-Accumulate. Die FPU kann also mit einem Befehl eine Multiplikation und eine Addition ausführen. Das erhöht nicht nur den Durchsatz, sondern auch die Genauigkeit, da das Runden zwischen den beiden Operationen entfällt. Zudem werden sämtliche SIMD-Befehlssätze bis einschließlich AVX unterstützt. Mehr dazu gibt’s in Opterons Artikel „AMDs SSE5 ist tot - lang lebe AVX“.
Mehrere dieser „Bulldozer-Module“ werden mit einer Northbridge bestehend aus L3-Cache (> 8 MiB), Memory-Controller (unterstützt größeren Speicherausbau) und HyperTransport-Links auf einem Die kombiniert. Zu einem späteren Zeitpunkt wird sich noch ein Grafikkern dazugesellen. Damit die hohe Leistungsfähigkeit bei wenig parallelisierten Code nicht völlig verpufft, verknüpft AMD bei allen „Bulldozer-Prozessoren“ ein stark verbessertes Powermanagement mit einem gegenüber dem „Thuban“ aufgebohrten Turbo-Modus. Die Fertigung der Chips im 32nm SOI HKMG Prozess übernimmt GlobalFoundries. Angeblich wird die Verschiebung der APU Llano - die den gleichen Prozess nutzt - wegen Problemen mit der Ausbeute keinen Einfluss auf die Markteinführung des ersten „Bulldozers“ haben. Während des Webcasts zu den Geschäftszahlen des zweiten Quartals hat der CEO von AMD Derrick R. Meyer verkündet, der Tape-Out des ersten „Bulldozer-Dies“ sei im abgelaufenen Quartal erfolgt.
Auf diesen Funktionseinheiten aufbauend wird es drei verschiedene Prozessoren geben, die allesamt für einen Marktstart im Jahr 2011 geplant sind - genauer lässt sich AMD derzeit nicht festnageln. Dazu gehören der „Interlagos“ mit 12 und 16 Integer-Kernen (2 „Valencia-Dies“ als MCM) und der „Valencia“ mit 6 und 8 Integer-Kernen (3 oder 4 „Bulldozer-Module“) für den Server-Markt sowie „Zambezi“ mit 4 bis 8 Integer-Kernen (2 bis 4 „Bulldozer-Module“) für den Desktop-Markt. Ob sich das „Valencia-Die“ vom „Zambezi-Die“ unterscheidet, oder ob ähnlich wie bei „Shanghai“ und „Deneb“ das gleiche verwendet wird, ist unklar. JF jedenfalls besteht darauf, dass sich zukünftige Server-Dies stärker von ihren Desktopgegenstücken unterscheiden werden.
Für die Server-Prozessoren garantiert AMD schon heute, dass sie zu den aktuellen 6000er und 4000er Plattformen nach einem BIOS-Update kompatibel sind. Ob das auch für die AM3-Plattform im Desktop-Markt gilt, ist noch nicht 100%ig gesichert, aber wahrscheinlich. Die Angabe Sockel AM3r2 bzw. AM3 in den bisherigen Roadmaps darf jedenfalls als Indiz für eine Abwärtskompatibilität gewertet werden. AM3r2 dürfte eine neue Revision des Sockel AM3 sein, sodass ein Package AM3r2 Prozessor genauso zum Sockel AM3 kompatibel ist, wie es bei Package AM2+ Prozessoren und dem Sockel AM2 bereits der Fall ist. Natürlich besteht die Möglichkeit, dass dann nicht alle neuen Funktionen des „Zambezi“ auch auf der älteren Plattform genutzt werden können.
Performanceabschätzung von AMD
Kommen wir zu den von JF im Blog veröffentlichten Performanceabschätzungen. Er prognostiziert in einzelnen Anwendungen für den Vergleich zwischen „Interlagos“ mit 16 Kernen und dem „Magny-Cours“ (AMD Opteron 6100) mit derer 12 eine maximale Leistungssteigerung von 50% bei gleichbleibender Leistungsaufnahme. Zieht man jedoch 33% für die erhöhte Kernzahl ab, bleiben nur noch 17 Prozentpunkte übrig. Diese können aus der von Grund auf neuentwickelten Architektur (+12,5% IPC ?) resultieren, wären aber genauso gut durch Taktsteigerungen erreichbar, die der neue 32nm SOI HKMG Prozess durchaus erlauben könnte. Die Welt ist aber nicht so einfach gestrickt, denn sogar hochoptimierte Anwendungen skalieren nicht linear mit der Kernzahl. Selbst bei theoretisch optimal mit der Threadanzahl skalierender Software müsste die Northbridge erstmal die 16 Kerne mit ausreichend Daten füttern können, wozu die der aktuellen K10 Prozessoren sicher nicht in der Lage wäre. Außerdem steigt der prozessorinterne Verwaltungsaufwand (Overhead) um beispielsweise die Cachekohärenz zu gewährleisten. Aus dieser Angabe von JF lässt sich demnach nicht wirklich auf die maximale Leistungsfähigkeit eines einzelnen „Interlagos-Kernes“ schließen, zumal AMD die neue Architektur auf einen möglichst hohen Durchsatz bei hoher Threadanzahl optimiert haben will.
Wirklich neu sind die Angaben nicht. Bereits am 25. November 2009 hatte der gleiche Produkt-Manager eine Performancesteigerung von 60 bis 80% für den „Interlagos“ gegenüber dem „Magny-Cours“ prognostiziert. Allerdings basierte diese Schätzung auf der Leistungsfähigkeit des „Istanbuls“. Da die Performance der AMD Opteron 6100 allerdings letztlich höher ist als damals vorhergesagt, hat man die Prognose jetzt angepasst. Damit ergibt sich aktuell folgendes Bild:
Was hat das aber für eine Bedeutung für den „Zambezi“?
Die Frage lässt sich auf Grund dieser Daten nicht beantworten. Da sich der „Zambezi“ in einem völlig anderen Software-Umfeld beweisen muss und zudem weder ein MCM-Design ist noch in Mehrsockelsystemen eingesetzt wird. Der höchst wahrscheinlich wesentlich aggressiver arbeitende Turbo wird für einen zusätzlichen Schub sorgen, wenn nicht alle Kerne ausgelastet sind. Gerade Games und andere typische Software im Desktop-Umfeld kann auch heute meist wenig mit mehr als 2 oder 4 Kernen anfangen, sodass der Turbo hier einen wesentlich größeren Effekt haben kann als bei typischen Server-Anwendungen. Zu allen über die rohe Performance herausgehenden Fakten, die bei einer Kaufentscheidung normalerweise ebenfalls zu berücksichtigen sind (z.B. Preis, Verfügbarkeit, TDP, Leistungsaufnahme im Idle usw.), ist bisher überhaupt nichts bekannt.
Nach den Präsentationen auf der Hot Chips Konferenz am 24. August und zum diesjährigen AMD Financial Analyst Day am 9. November wissen wir hoffentlich mehr Details über die neue Architektur, was dann eine erste seriöse Abschätzung für die Leistungsfähigkeit der Desktopprodukte ermöglichen könnte.
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