Über den kommenden Dual-Core Prozessor Toledo von AMD haben wir in den letzten Wochen bereits zur Genüge berichtet. Die Diskussion dazu hat auf Planet 3DNow! bereits im Oktober 2002 begonnen, als sich AMD Pressesprecher Jan Gütter auf einem P3D-Themenabend zu der Aussage "die Architektur des "Hammer" ermöglicht mehrere CPUs auf einem Die. Mehr kann ich dazu im Moment nicht sagen" hinreissen ließ. Zwar wurde die Möglichkeit dazu auch vorher schon im Forum hitzig diskutiert, allerdings basierte das noch vagen Theorien.
Knapp zwei Jahre ist das nun her und man darf davon ausgehen, dass die Entwicklung bereits deutlich früher begonnen hat, schließlich wurde der K8-Kern mit seinen HT-Links bereits in der Konzept-Phase darauf ausgelegt, auch mehrere CPU-Cores auf einem Die verwalten zu können. Kürzlich nun hat AMD den inzwischen mit dem Codenamen Toledo versehenen Dual-Core Prozessor für 2005 angekündigt. Gleichzeitig will auch Intel mit dem Itanium-Prozessor nicht zurückstehen und ebenfalls Dual-Core Versionen anbieten. IBMs Power4 dagegen befindet sich bereits auf dem Markt.
Trotz der langen Vorlaufzeit und der Möglichkeit, auf bestehende Kerne zurückgreifen zu können, zeichnet sich langsam ab, dass sowohl Intel, als auch AMD bei ihren Dual-Core Lösungen ein paar Abkürzungen genommen haben. So sollen laut ZDNet beide Dual-Core CPUs ein eigenen Cache für jeden Core bekommen. Die schnellere, weil mit weniger Verwaltungsaufwand behaftete, Lösung wäre jedoch ein großer Cache für beide Kerne, da so die aufwändigen Koheränz-Schaltungen entfallen könnten. IBM hat seinen Power4 mit diesem Layout versehen, während Intel und AMD bildlich gesprochen "einfach" zwei Single-Cores auf ein gemeinsames Die belichtet haben. "Unter Zeitdruck ist es der einfachste Weg für sie", meinte Kevin Krewell vom Microprocessor Report zu ZDNet.
Insbesondere beim AMD Toledo wird es generell interessant, wie AMD den Dual-Core realisieren wird, da es mit dem K8-Kern prinzipiell verschiedene Möglichkeiten zur Realisierung gibt.
1. Die Ideallösung: Zwei komplette Rechenwerke, die parallel zueinander arbeiten und über einen Cache und eine Anbindung mit der Außenwelt verbunden sind. Kommt scheinbar nicht zum Einsatz, da AMD sonst keine doppelten Caches benötigen würde
2. Die Notlösung: Zwei Kerne (Recheneinheiten und Caches) arbeiten parallel und sind intern mit einem eigenen Bus, der mit Coretakt arbeitet (vgl. Bus zum L2-Cache) miteinander verbunden. Die Anbindung zur Außenwelt erfolgt über einen gemeinsamen HT-Linkverbund mit drei Links.
3. Die Schnellschußlösung: Zwei komplette Opteron-Kerne wurden auf ein Die gepflanzt und über je einen HT-Link miteinander verbunden. Das ist ein Layout, wie wir es bei unserem diesjährigen Aprilscherz gezeigt haben. Diese Lösung ist zwar die am schnellsten zu realisierende, aber eigentlich kein echter Dual-Core, sondern ein SMP-On-a-Chip-System. Nachteil: hoher Verwaltungsaufwand, niedrigere Geschwindigkeit, unnötigerweise mehrfach vorhandene Bauteile, größere teuerere Diefläche als nötig.
Auf dem Microprocessor Forum im Oktober will AMD nähere Details zum Toledo bekannt geben. Dann werden wir wissen, für welche Lösung AMD sich entschieden hat... THX h0nk für den Hinweis
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