Auch jenseits der x86-Tellerrandes gibt es derzeit interessante Neuigkeiten zu berichten. Seit Apple vor geraumer Zeit der Power(PC)-Architektur den Rücken gekehrt und ins Intel-Lager übergelaufen ist, steht das Thema nicht mehr unmittelbar im Blickpunkt des Endkunden. Dennoch gibt es die Power-Architektur natürlich nach wie vor. IBM setzt sie z.B. bei seinen Power-Servern ein.
Gestern nun hat IBM auf der Hot Chips in Palo Alto den Nachfolger des nun schon etwas angejahrten Dual-Core Prozessors Power6 gezeigt. Der Power7 ist ein waschechter Acht-Kern Prozessor, also mit 8 vollwertigen Kernen bestückt. Zusätzlich dazu beherrscht er Simultaneous Multithreading (SMT), und zwar anders als bei Intels SMT-Implementierung "HyperThreading Technology", die je Kern nur 2 Threads verarbeiten kann, mit bis zu 4 Threads je Kern. Damit verfügt der Power7 über bis zu 32 logische Kerne. Zudem lassen sich zwei Power7-Chips zu einem Modul zusammenschalten.
Interessant ist auch die Art und Weise wie IBM den Level 3 Cache realisiert hat. Anders als bei derzeit üblichen Prozessoren hat IBM den L3-Cache nicht mit SRAM dargestellt, sondern mit eDRAM. eDRAM steht für embedded DRAM, also eingebetteter Speicher. Vorteil: statt sechs Transistoren je Zelle benötigt eDRAM nur einen Transistor je Speicherzelle. Damit konnte IBM die Transistorzahl des Prozessors nach eigenen Angaben von 2,7 Milliarden auf 1,2 Milliarden Transistoren drücken - und das trotz 32 MB L3-Cache. So sieht das Die-Foto eines Power7 völlig anders aus, als jenes der aktuellen Core i7 und Phenom II Prozessoren, bei denen der riesige uniforme L3-Cache Bereich sofort ins Auge sticht, der beinahe die Hälfte der Die-Fläche in Anspruch nimmt.
Äquivalent dazu sinkt die Die-Größe und der Energiebedarf im Betrieb. Die prinzipiell längeren Latenzzeiten von eDRAM will IBM auf zwei Arten begegnen. Zum einen natürlich mit der schieren Größe des L3-Caches, und zum anderen durch ein geschicktes Management. Zwar ist der L3-Cache shared ausgeführt, das heißt, dass alle 8 Kerne auf den gemeinsamen L3-Cache zugreifen dürfen, im Sinne kurzer Latenzzeiten sollen die Kerne jedoch bevorzugt auf jene Bereiche des L3-Caches zugreifen, die ihnen am nächsten liegen.
Der L2-Cache dagegen ist nur vergleichsweise mickrige 256 KB groß. IBM geht damit einen ähnlichen Weg wie Intel mit dem Nehalem. Statt großer L2-Caches sollen es hier möglichst schnelle L2-Caches richten. IBM will die Latenzzeit des L2-Caches halbiert haben.
Auf den Markt kommen soll der Power7 laut Roadmap im Jahr 2010. Über Taktfrequenzen, Stromverbrauch und Rechenleistung schweigt sich IBM noch aus. Die Gerüchte im Internet wollen wissen, dass der Power7 über 250 GFLOPS zu leisten im Stande sei. Damit würde bereits ein Viersockel-Server die TFLOPS-Grenze überspringen, sollte sich das als realistisch herausstellen.
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