In diesen Tagen findet das alljährliche Fall Microprocessor Forum in San Jose statt, wo AMD derzeit aus dem Nähkästchen plaudert, was seine kommenden CPU-Entwicklungen betrifft.
Über AMDs geplante Quad-Core Offensive haben wir auf Planet 3DNow! in der Vergangenheit bereits mehrfach berichtet. Die Hardware-Gemeinde ist ein Dorf, Gerüchte verbreiten sich schneller, als es die geschwätzigsten Waschweiber zu stande bringen würden. So sind auch nicht wirklich alle Informationen neu, aber zumindest ist interessant zu sehen, dass etliche der Gerüchte tatsächlich zutreffend waren; und ein paar echte Neuigkeiten gibt es natürlich trotzdem.
Bereits Anfang Juni hat AMD seine 4x4 Pläne der Öffentlichkeit präsentiert (wir berichteten). Seit damals ist klar, dass AMD sein Heil für die Zukunft in der erweiterten Multi-Core Strategie sucht, um gegen die wieder erstarkte Konkurrenz aus dem Hause Intel bestehen zu können. Nachdem der Dual-Core Prozessor AMD Athlon 64 X2 das SMP-On-Chip bereits vor Jahresfrist eingeleitet hat, soll mit dem Quad-Core Prozessor nun die nächste Leistungsstufe folgen.
Der 4-Kern Prozessor soll unter dem Codenamen Barcelona entwickelt werden und zuerst als Opteron das Licht der Welt erblicken. Er soll dabei mit dem neuesten Server-Sockel F kompatibel sein, damit Kunden, die gar nicht genug Leistung haben können, ihre derzeitigen Sockel F Opteron einfach 1 zu 1 austauschen können. Auch die Systemintegratoren von Servern werden sich freuen, wird der Aufwand für die Integration des neuen Prozessors doch minimal sein.
Aber der neue Quad-Core Prozessor wird nicht einfach nur eine bekannte CPU mit zwei aufgeklebten Dual-Core Kernen sein. AMD wird zum ersten Mal seit geraumer Zeit wieder tiefgreifendere Modifikationen an den Kernen vornehmen. Zum einen bekommt der Barcelona einen erweiterten SSE-Befehlssatz namens SSE128. Dieser beinhaltet ein paar neue Befehle (EXTRQ, INSERTQ, MOVNTSD, MOVNTSS) sowie ein paar weitere Verbesserungen. Interessanterweise wird der SSE128-Befehlssatz aber nicht mit dem neuen Intel SSE4-Befehlssatz kompatibel sein. Damit führt AMD zum ersten Mal seit dem 3DNow! Befehlssatz wieder eine Multimedia-Erweiterung ein, zu der es (noch) kein Intel-Pendant gibt. Die Zeit wird zeigen, wie die neuen Befehle von den Programmierern und Compilerbauern angenommen wird.
Aber damit sind die Verbesserungen des Barcelona noch nicht am Ende. Nachdem AMD beim Wechsel vom K6 auf den K7 die Branch-Prediction Unit deutlich vereinfacht hat (der K6 hatte eine enorm gute BP-Unit) und die des aktuellen K8 im Prinzip auf der des K7 aufbaut, soll der Barcelona nun ein paar Modifikationen erhalten, die die Trefferquote der Predictor-Einheit erhöhen soll.
Auch die üblichen Verdächtigen sind wieder an Bord: der Translation-Lookaside-Buffer (TLB) wurde erneut vergrößert, Ladeoperationen können Out-of-Order umorganisert werden und die Instruction Queue wächst von 16 auf 32 Byte. Ferner sollen Divisionen hardwareseitig abgebrochen werden können, wenn eine Schaltlogik erkennt, dass sich am Ergebnis nichts mehr ändert wird, was bei einigen Divisionsschleifen deutlich Vorteile in der Rechenzeit bringen soll.
Aber auch am gerade erst mit dem Sockel AM2 (Desktop) und Sockel F (Server) eingeführten DDR2 Memory-Controller hat AMD bereits wieder Hand angelegt. So sollen die beiden Memory-Controller nun komplett unabhängig voneinander arbeiten können. Ferner gibt es ein neues Feature namens "Write bursting", das ähnlich wie die Write Back Strategie eines Cache-Speichers Schreibzugriffe erst einmal sammeln soll, um die Daten anschließend auf einen Rutsch in das RAM schreiben zu können. Damit spart man etliche Latenzzyklen, wenn man Daten in einem Burst-Vorgang auf einmal schreiben kann. Die Leistung des Speicher-Subsystems steigt. Zudem gibt es eine verbesserte Prefetch-Unit, die Daten auf Verdacht laden kann, wenn der Controller sonst nichts zu tun hat.
Verbesserungen gibt es auch auf der Cache-Seite zu vermelden. Der L2-Speicher soll für jeden Kern 512 KB betragen. Allerdings führt AMD erstmals seit der Super 7 Plattform und dem K6-III wieder einen Level 3 Cache in seiner Architektur ein. Dieser soll 2 MB groß sein und als gemeinsamer Puffer für alle vier Kerne dienen.
Um vier Kerne und einen Level 3 Cache auf ein einziges Die quetschen zu können ohne dabei sämtliche Vorgaben in Sachen Stromverbrauch, Hitzeentwicklung und Kosten über den Haufen zu werfen, ist natürlich ein neues Produktionsverfahren nötig. Wie bereits mehrfach berichtet soll dabei die neue 65 nm Struktur zum Einsatz kommen. Damit soll es möglich sein, selbst mit dieser Anzahl an Transistoren unter 120 W Thermal Design Power (TDP) zu bleiben.
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