Letzte Woche sprach AMDs CEO Rory Read vor Publikum auf einem Forum der CreditSuisse. Hauptinhalt seiner Ausführungen waren dabei Kostenkürzungen und Sparstrategien.
Erster Punkt war dabei die Kürzung von Hardwaredesignhilfen für OEM-Designs. AMD will nur noch bei Großaufträgen ab einer unbestimmten Stückzahl beim Design, z.B. der Integration eines AMD-Grafikchips auf eine Notebookplatine, helfen. Der Aufwand ist bei jedem Design ähnlich hoch. Durch die Konzentrierung auf großvolumige Bestellungen will AMD dabei einen höheren Nutzen aus den gleichen Kosten erzielen und somit den Kosten-/Nutzen-Faktor verbessern.
Zweiter Punkt waren die Produktionsbedingungen. Laut Rory Read nutzte AMD im Moment acht oder neun unterschiedliche Produktionsprozesse bei TSMC und Globalfoundries. In Zukunft sollen diese aber nur noch auf je einen Prozess bei TSMC und Globalfoundries verringert werden. Idealerweise sollten beide Prozesse auch ähnlich sein, um den Designtausch zwischen beiden Herstellern zu vereinfachen. Zusätzlich müssten diese beiden Prozesse aber auch noch günstiger werden. Als Beispiel nannte der AMD-CEO den Fall der nötigen Maskenebenen, die zur Belichtung der Mikrochips benötigt werden. Diese betrügen im Moment bis zu 64 Ebenen, wobei der Industriedurchschnitt jedoch bei 50 läge, was natürlich billiger wäre.
Der dritte Punkt schließt sich an den zweiten an. Durch die Simplifizierung der Prozesse wird es auch einfacher für AMD werden, speziellen Kundenwünschen aus dem Embedded-Bereich zu folgen und maßgeschneiderte Chips, z.B. für Spielkonsolen, anbieten zu können. Dies ist die Umsetzung der M-Space-Strategie, die bereits vor knapp 5 Jahren erstmals erwähnt wurde (wir berichteten).
Im Embedded-Bereich sieht AMD deshalb neben dem Mobil- und Kleinserverbereich den zukünftigen Wachstumsmarkt.
Spekulationen Die Konzentration auf einen einzigen Prozess bei Globalfoundries lässt in Hinblick auf die auf Planet 3DNow! gepflegte FD-SOI-Diskussion (#1, #2) natürlich nur eine Entweder-Oder-Schlußfolgerung zu. Dabei war die Wahrscheinlichkeit pro FD-SOI in letzter Zeit aufgrund SOITECs negativen Aussichten gering. Die obigen Aussagen von Rory Read zu den Maskenebenen würde aber wieder zu den Eigenschaften von FD-SOI passen, wie sie hier beschrieben werden:
Zitat:
The cost question is not as simple as comparing a bulk wafer price with an SOI wafer price. The SOI Consortium claims that an undetermined number of mask layers can be subtracted by going to an SOI technology. Mendez declined to quantify the number of saved masks, saying that the consortium’s foundry partners consider that proprietary information. “Without going into details, I will just say that fully depleted SOI is very cost effective,” he said.
Zu früh freuen sollte man sich aber natürlich nicht, vielleicht meinte der AMD-CEO mit seiner Aussage auch nur, dass in Zukunft einfachere und weniger komplexe Prozessoren entwickelt werden, die ebenfalls mit weniger Maskenebenen auskommen könnten.
Aktuell gab es zu FD-SOI auch noch zwei Pressemitteilungen (#1, #2). Die für den Prozess verantwortliche Firma ST-Microelectronics gab erste Resultate eines ARM-SoC von ST-Ericsson bekannt. Demnach lägen die Ergebnisse innerhalb der erwarteten, sehr guten Parameter, die 30% höhere Taktraten und eine Verbesserung des Stromverbrauchs um 50% versprachen. Jean-Marc Chery, ST-Microelectronics Technologie Chef wird mit den folgenden Worten zitiert:
Zitat:
Measurements on a multi-core subsystem in an ST-Ericsson NovaThor ModAp platform, with a maximum frequency exceeding 2.5Ghz and delivering 800 MHz at 0.6V, are confirming expectations and demonstrating the great flexibility of the technology and the extended voltage range exploitable through DVFS (Dynamic Voltage and Frequency Scaling)
Die reinen Parameter, die mittlerweile durch erste Prototypenchips bewiesen sind, hören sich also gut für FD-SOI an, aber ob AMD es nun benutzen wird oder nicht, ist nach wie vor äußerst unsicher.
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