Thoroughbred mit weniger Transistoren?

Vergangene Woche haben einige Webseiten ein vertrauliches Schreiben von AMD abgefangen, das Informationen über den Launch des <i>Thoroughbred</i> enthalten soll. Dort war unter anderem zu lesen, daß der T-Bred am 10. Juni das Licht der Welt erblicken wird, wie wir es bereits am 7. Mai vorhergesagt hatten.

Doch wie auf <a href="http://www.pcmag.com/article/0,2997,s=1582&a=27083,00.asp" TARGET="b">PCMag.com</a> zu lesen ist, beinhaltete das Dokument offenbar noch weitere Informationen bezüglich des neuen Cores. Daß er nur ein von 0.18µ auf 0.13µ geshrinkter <i>Palomino</i> ist, sei demnach nicht ganz korrekt. Zwar enthalte der der <i>Thoughbred</i> gegenüber dem <i>Palomino</i> keine neuen Features, jedoch sei es durch eine Überarbeitung des Cores gelungen, auch den ein oder anderen Transistor wegzuoptimieren. Der Die-Shrink von 128 mm² auf 80 mm² sei demnach nicht nur ein Resultat der kleinen Bauart, sondern auch der Verringerung der Transistoren-Zahl. Diese Überarbeitung erklärt dann wohl auch, wieso der Core des T-Bred eine völlig andere Form hat (wir <a href="http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1011296297">berichteten</a>), als der des Palomino, was bei einem 1:1 Die-Shrink eigentlich nicht üblich ist (siehe z.B. K7 -> K75).
THX @Ray2k für den Hinweis

Und, was hab ich jetzt davon? Er wird net viel kälter, er hat keine grössere Cache und schneller ist er auch net. Egal, ich will ihn trotzdem! Hoffentlich geht das Ding wenigstens brutal zu OC'en!

Öha, das würde die Verzögerung auch erklären 8) 8) 8)

Ein bischen wird sich AMD bei diesen Maßnahmen schon gedacht haben. Zum einen führt das kleinere Die natürlich zu billigeren Produktionskosten und desweiteren sollte die geringere Transistorenanzahl auch eine geringere Leistungsaufnahme mit sich bringen.

Solange wie das an der Funktionsweise des prozessors nichts verändert ist das doch egal.
Oder heist weniger Transistoren auch weniger Leistung?

Nein, es kommt darauf an wie die Transistoren angeordnet sind
Sonst müsste der P4 ja auch weit schneller als ein Athlon sein 8) 8)

ich glaub er meint "verlust"-leistung - sprich wärme.
und weniger transistoren bedeuten weniger wärme.

Ups, stimmt.
Hab ungenau gelesen

In einem älteren Thread ist auch schon aufgefallen, dass der TBred nur 37,2 Mio anstatt 37,5 Mio beim Palomino hat. Irgendwie ist das doch ein kompletter Kontrast zu AMDs bisherigen Statements, der TBred sei ein reiner Die Shrienk.

Wie Nero sagt würde diese Umstrukturierung einiges erklären. Allerdings stimme ich Inge voll zu dass es ein Widerspruch zur hohen Leistungaufnahme ist. Und ich finde ein weiterer großer Widerspruch ist, dass die CPU im Vergleich zum Palomino viel zu groß ist: 129 mm² im Gegensatz zu 85 mm² (AFAIK ist das die neuere Zahl). Ich halte es daher für wahrscheinlich, dass der TBred ein Barton mit deaktivierter L2-Cachehälfte ist. Wenn AMD die deaktivierten Transis im Gegensatz zu Intel nicht angibt, dann würde das ganze sehr viel Sinn machen. Ein doppelter Cache sollte nicht ganz die doppelte Transistoranzahl benötigen, da das Interface zur CPUdas selbe ist. Wenn man diese Anzahl einfach halbiert, kommt am Ende weniger dabei heraus. Durch die physikalisch vorhandenen weiteren 256 KB Cache ist der Chip groß und gegenüber dem Palomino "andersförmig".
Die relativ hohe Leistungsaufnahme wäre auch erklärt: ein PIII Coppemine verbrät etwa gleich viel wie ein gleichgetakteter Celeron Coppermine.

Ein solches Design könnte auch Sinn machen, zumindest solange manerst in der Produktion entscheiden kann, obs ein Barton oder TBred wird. Damit könnte AMD sehr schnell auf den Bartonohne zusätzliche Kosten umsteigen. Man hätte eine "Feature" zum Abruf bereit, dass man gegebenenfalls kurz aus der Tasche ziehen kann, wenn ein TBred doch nicht mehr gegen den P4 reicht.
Dank 0,13 µm Prozess dürften die höheren Produktionskosten auch nicht zu viel ausmachen.

Macht irgendwie Sinn... 8) 8)

Macht irgendwie Sinn.

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es würde aber erklären warum der t-bred mit 3 monaten verspätung kommt.

ein massives problem muss es gewesen sein - vielleicht eines das ausgereicht hat die komplette generation zu streichen und direkt eine generation weiter zu gehen.

Macht auch deshalb Sinn, da AMD dann nur ein 0,13 µm K7 Design entwerfen muss, und somit nicht unnötig Arbeit vor dem K8 Lauch hat. Den TBred könnte man dann auch neben dem Barton einfach als Duron (mit 256 KB L2 und FSB 200) weiterführen.

Mach vielleicht Sinn, aber gut find ich das bestimmt nicht, das würde ich mir ja einen künstlich eingebremsten Prozessoer kaufen, so was kann ich leiden!

Rossi

Vielleicht gibts dann ja eine Brücke die man verbinden muss um die 512 Cache zu haben

Das wäre natürlich ein genialer Tuning Mod Und wenn man sowiso schon dabei ist, wieso nicht gleich weiter "brücken"