wer erklärt mir die 4-1-1 Begrenzung des Decoders

Hallo Leute

kann mir kemand bitte so nett sein und mir die 4-1-1 Begrenzung des Decoders der Pentium architektur von P pro bis P3 erklären


ich finde darüber nix

ich spreche da besonders Déspice an  

Ich hab sowas schon befürchtet... ich werde wohl den Pentium 4 - Artikel löschen müssen

Nee, ich helf da gern, ich such mal eben alles zusammen was ich brauch, und dann versuch ich das noch vernünftig zu artikulieren.
Allerdings kriegste das erst, wenn du lernst meinen Namen zu schreiben Und da du ihn immer falsch schreibst, schreibst du jetzt 100 Mal meinen Namen, aber bitte 100 Mal Richtig.

du stellst Fragen

danke Déspice is echt nett von dir

ich hatte mir den P4 Artikel vor etwas längeres zeit schonmal angetan aber mich nich so recht darum gekümmert in letzter zeit entwickle ich immer mehr interesse an dem krams

und du musst darunter leiden  

dankeschön nochma  


modify: hey Haltsmaul tratsch nich soviel    

mach doch selber

Leider kann ich die entsprechenden Dokumente von Intel nicht finden, aber ich versuch mein bestes aus dem Gedächtnis:

Die 4-1-1 Beschränkung des Decoders ist quasi die Arbeitsweise desselbigen. Der Decoder der P6 - Architektur kann insgesamt drei Instruktionen sowie sechs Micro-Ops pro Taktzyklus an die Recheneinheiten der CPU weitergeben.

Entscheidend sind jetzt die sechs Micro-Ops. Wenn ich die auch nochmal erklären soll, bitte posten.
Diese sechs Micro-Ops müssen im sog. 4-1-1 Modus übertragen werden. Es gibt drei verschiedene Arten von Micro-Ops, fragt mich aber jetzt bitte nicht wie genau diese drei Arten heißen, dafür bräuchte ich besagtes Intel - Dokument.
Und diese Micro-Ops Arten müssen in folgender Weise an die Recheneinheite übergeben werden, damit sie mit optimaler Geschwindigkeit, also parallel abgearbeitet werden:

• Vier µOps der ersten Art
• Ein µOp der zweiten Art
• Ein µOp der dritten Art

Wenn ich mir die Recheneinheiten des Pentium 4 anschaue, könnte es sich also um Vier µOps einfacher Art handeln, sowie um eine µOp komplexer Art. Was jedoch die dritte Art ist, muß ich zugeben, hab ich keine Ahnung.

Man kann also den Decoder optimal ausreizen, indem man den Programmcode auch nach diesem 4-1-1 Prinzip weitergibt. Im Normalfall, also beispielsweise Programmierung mit C++ oder ähnlichem, also nicht Assembler, muß der Compiler entsprechend den Code optimieren (i686 - optimierung).
Ist der Code nicht so optimiert, sondern auf ältere Architekturen, so das beispielsweise fünf einfach µOps zu den Recheneinheiten (im Einfachen Fall also an die ALU) oder zwei komplexe µOps (im Komplexen Fall z.B. an die FPU) pro Taktsignal weitergegeben werden müssen, läuft der Code logischerweise quälend langsam ab. Und leider war diese ältere Art der Programmcode - Optimierung (meistens i386) nicht auf die 4-1-1 Regel angelegt, und läuft somit auf einem Prozessor der P6 - Architektur langsamer als er eigentlich laufen könnte.
Wobei besonders gravierend die einzelne, Komplexe µOp ist.

War das halbwegs verständlich ausgedrückt?

sowas hast du im Gedächtnis?? Ich knie nieder

danke despice hast mit sehr geholfen    

Modify: wenn dir dieses P3 optimierungsgeschribsel nochma unterkommt kannste mir bitte bescheid sagen ... den such ich nämlich auch aber der is ja nich zu finden   :'(

Modify2: man bin ich vergesslich  

weisst du zufällig noch wo die grenze is wann ein µOps komplexer art zur FPU geschickt wird und wann zur ALU
, das kommt mir so willkürlich vor  :


P.S.

wenn ich 100mal deinen namen schreiben muss..
musst du meinen neuen 100mal schreiben   wie findeste das     D'espice '(mein gott is ja wie bei Pascal)'  

Eine µOp komplexer Art wird niemals zur normalen ALU geschickt, die ist nur für einfache Instruktionen zuständig. Für komplexe Instruktionen, die jedoch nicht der FPU zugehörig sind, gibt es eine spezielle Shift/Rotation "ALU", eigentlich keine richtige ALU.
Dahin werden die komplexen µOps geschickt, wenn sie nicht von der FPU bearbeitet werden.