Fertigungstechnologie; Doch nicht das Ende der Si Basistechnologie?
- Ersteller Bokill
- Erstellt am
Krise der Designtools
Auch einer der Gründe zur verzögerten Markteinführung von 0,09µm liegt in den nun unzureichenden Software-Tools.
Sowohl Pat Gelsinger (intel) als auch Aidan Kelly (IBM) verweisen auf Schwierigkeiten. Doch das Ende und es gibt doch eine Zusammenarbeit von AMD mit Intel
Wie komplex diese Softwearewelt ist zeigt folgendes Beispiel und malt sogar die Gefahr an die Wand, dass das derzeit bedeutsamste Softwaretool Verilog sich in zwei unvereinbare Dialekte entwickelt.
Hier nur eine kleine Auswahl der Designtools für Prozessoren
Es ist demnach nicht nur die Mechanik und Licht entscheidend, sondern der gesamte Produktionsablauf ... von der "Blaupause über die Verifikation bis hin zum Endprodukt Prozessor im heimischen Computer"
Aber einige CPU-Fans wollen ja die nächste TOP-CPU schon morgen zu Butterbrotpreisen haben, mit mindestens der dreifachen Rechenleistung, mit nur halbiertem Strombedarf und garantierter Rückwärtskompatibelität ... ach ja ...
Giftfrei und gnadenlos übertaktbar Bokill`s Schlüsselanhänger (Orthyvariante) soll`s natürlich auch sein ...
MFG Bokill
Auch einer der Gründe zur verzögerten Markteinführung von 0,09µm liegt in den nun unzureichenden Software-Tools.
Sowohl Pat Gelsinger (intel) als auch Aidan Kelly (IBM) verweisen auf Schwierigkeiten. Doch das Ende und es gibt doch eine Zusammenarbeit von AMD mit Intel
Wie komplex diese Softwearewelt ist zeigt folgendes Beispiel und malt sogar die Gefahr an die Wand, dass das derzeit bedeutsamste Softwaretool Verilog sich in zwei unvereinbare Dialekte entwickelt.
Hier nur eine kleine Auswahl der Designtools für Prozessoren
Der EE-Times Artikel ist dort zu finden EDA vendors reveal plans for SystemVerilog
Es ist demnach nicht nur die Mechanik und Licht entscheidend, sondern der gesamte Produktionsablauf ... von der "Blaupause über die Verifikation bis hin zum Endprodukt Prozessor im heimischen Computer"
Aber einige CPU-Fans wollen ja die nächste TOP-CPU schon morgen zu Butterbrotpreisen haben, mit mindestens der dreifachen Rechenleistung, mit nur halbiertem Strombedarf und garantierter Rückwärtskompatibelität ... ach ja ...
Giftfrei und gnadenlos übertaktbar Bokill`s Schlüsselanhänger (Orthyvariante) soll`s natürlich auch sein ...
MFG Bokill
Zuletzt bearbeitet:
Da in einigen Threads auch über Fertigungstechnik diskutiert wird, so schmeisse ich mal einige Links in die Runde. Is ne nette Ergänzung zum Thread AMD: Dual-Core ist fertig entwickelt von rkinet, dort geht es auch hoch her in fertigungstechnischen Fragen.
So wird klar ersichtlich mit den Heise Newsartikeln, dass AMD auch schon an der Technik mit gestrecketem Si arbeitet.
Nebenbei werden dort im Heise Newsartikel die Begriffe Partially Depleted SOI (PD-SOI) erklärt:
Bei Partially Depleted SOI (PD-SOI) verbleibt zwischen den Source- und Drain-Elektroden noch eine dünne Schicht Silizium.
Bei Fully Depleted SOI (FD-SOI) sitzen die Elektroden direkt auf der Oxid-Schicht auf.
Beide Bilder sind von der Heisemeldung, in der Meldung steht aber noch wesentlich mehr.
AMD-Forscher beschleunigen Transistoren um 30 Prozent 30.10.2003
Zur Gate Länge ist diese Artikelnews lesenswert.
Auf zu 65 Nanometer -- und noch kleineren Chip-Strukturen 12.06.2003
Dort wird auch ersichtlich wie wichtig die Lichtquellen sind.
Die folgende Meldung geht auf SOI ein und die Erfinderrolle von IBM. Dort wird ersichtlich dass die Leistungsfähigkeit um 20% bis zu 30% gesteigert wird, da die Elektronenmobilität nach IBM Angabe um 70% gesteigert wird. Meiner Meinung nach auch in eine bestimmte Vorzugsrichtung im Si Kristallgitter.
Neue Transistoren von IBM 09.09.2003
Diese Meldung besagt, dass AMD noch nicht auf HighK als Gateoxid setzt aber dafür andere Innovationen setzt (Trigateeletroden). Diese Technologien werden aber recht spät erwartet, da dies für 0,045µm angedacht ist ... das sind die Goodies mit dem vermutlich der K9 oder gar der K10 gebacken werden. Na ja und halt SOI uä.
IEDM: AMDs eigene 45-nm-Fertigungstechnik 10.12.2003
Die ganz nahe Zukunft hingegen ist die 0,09µm Fertigungstechnik. Eigentlich hat IBM ja auch schon Produkte dafür im Umlauf den PPC970 für den G5 von Apple.
Eigentlich soll der PPC970 in 0,09µm neben SOI auch gestrecktes Silizium haben. Offensichtliche Ziel war das Stromsparen, neben der Steigerung der Taktraten.
ISSCC: Power-Sparmaßnahmen für 90 Nanometer18.02.2004
Man muss sich überraschen lassen in wie weit AMD sich da etwas abschaut.
Sicher scheint mir, dass die dortigen AMD Fertigungstechniker neben dem Erlernen der Prozesse,dort auch den IBM Technikern etwas beibringen.
Die Fertigkeit erlernen sehr schnell interne Verbesserungen in die Fertigung einzubringen.
Fishkill in NY ist ja nicht nur ne simple FAB, sondern ist die IBM Fertigungsstätte die Referencharakter hat. Es ist die "erste unter den gleichen" FABs von IBM. Dortige Erfahrungen werden auf andere FABs übertragen.
MFG Bokill
So wird klar ersichtlich mit den Heise Newsartikeln, dass AMD auch schon an der Technik mit gestrecketem Si arbeitet.
Nebenbei werden dort im Heise Newsartikel die Begriffe Partially Depleted SOI (PD-SOI) erklärt:
Bei Partially Depleted SOI (PD-SOI) verbleibt zwischen den Source- und Drain-Elektroden noch eine dünne Schicht Silizium.
Bei Fully Depleted SOI (FD-SOI) sitzen die Elektroden direkt auf der Oxid-Schicht auf.
Beide Bilder sind von der Heisemeldung, in der Meldung steht aber noch wesentlich mehr.
AMD-Forscher beschleunigen Transistoren um 30 Prozent 30.10.2003
Zur Gate Länge ist diese Artikelnews lesenswert.
Auf zu 65 Nanometer -- und noch kleineren Chip-Strukturen 12.06.2003
Dort wird auch ersichtlich wie wichtig die Lichtquellen sind.
Die folgende Meldung geht auf SOI ein und die Erfinderrolle von IBM. Dort wird ersichtlich dass die Leistungsfähigkeit um 20% bis zu 30% gesteigert wird, da die Elektronenmobilität nach IBM Angabe um 70% gesteigert wird. Meiner Meinung nach auch in eine bestimmte Vorzugsrichtung im Si Kristallgitter.
Neue Transistoren von IBM 09.09.2003
Diese Meldung besagt, dass AMD noch nicht auf HighK als Gateoxid setzt aber dafür andere Innovationen setzt (Trigateeletroden). Diese Technologien werden aber recht spät erwartet, da dies für 0,045µm angedacht ist ... das sind die Goodies mit dem vermutlich der K9 oder gar der K10 gebacken werden. Na ja und halt SOI uä.
IEDM: AMDs eigene 45-nm-Fertigungstechnik 10.12.2003
Die ganz nahe Zukunft hingegen ist die 0,09µm Fertigungstechnik. Eigentlich hat IBM ja auch schon Produkte dafür im Umlauf den PPC970 für den G5 von Apple.
Eigentlich soll der PPC970 in 0,09µm neben SOI auch gestrecktes Silizium haben. Offensichtliche Ziel war das Stromsparen, neben der Steigerung der Taktraten.
ISSCC: Power-Sparmaßnahmen für 90 Nanometer18.02.2004
Man muss sich überraschen lassen in wie weit AMD sich da etwas abschaut.
Sicher scheint mir, dass die dortigen AMD Fertigungstechniker neben dem Erlernen der Prozesse,dort auch den IBM Technikern etwas beibringen.
Die Fertigkeit erlernen sehr schnell interne Verbesserungen in die Fertigung einzubringen.
Fishkill in NY ist ja nicht nur ne simple FAB, sondern ist die IBM Fertigungsstätte die Referencharakter hat. Es ist die "erste unter den gleichen" FABs von IBM. Dortige Erfahrungen werden auf andere FABs übertragen.
MFG Bokill
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
Neue Transistoren von IBM http://www.heise.de/newsticker/meldung/40149
Schaltgeschwindigkeit wird um 20-30% durch Strained Silicon verbessert.
Oder mal für AMD 90nm umgerechnet:
Packt das normale Verfahren bei üblichen Silicium 2,6 - 3 GHz,
wären dann (konservativ) 3,4 - 3,6 GHz machbar.
Schaltgeschwindigkeit wird um 20-30% durch Strained Silicon verbessert.
Oder mal für AMD 90nm umgerechnet:
Packt das normale Verfahren bei üblichen Silicium 2,6 - 3 GHz,
wären dann (konservativ) 3,4 - 3,6 GHz machbar.
BlackBirdSR
Commodore Special
Man sollte nicht vergessen, dass die Schaltzeit der Transistoren nur einer von vielen Faktoren ist, die den maximal möglichen Takt bestimmten.
So pauschal kann man das glaube ich nicht ausrechnen.
Heise bringt einen aktuellen Überblick von der Fertigungstechnologie. Der Marktführer, so scheint es, will zügig auf 0,065µm im nächsten Jahr umsteigen. Zur Methodik und Wirtschaftlichkeit wird aber wenig gesagt.
Intel gibt weitere Details zur 65-nm-Technologie bekannt
SOI ist aber immmer noch ein Tabu-Wort im Munde intels. Strained-Si ist weiter aufgebohrt worden. Insgesamt gewinnt man den Eindruck, dass der 0,065 µm ein gleitender Übergang von 0,09µm zu 0,065µm ist, auch P1264 genannt.
Die "Baumstammtechnik", sprich Lithographie bleibt, wie gehabt bei 193 nm (Argon-Fluorid-Excimer-Laserquellen). Die Maskentechnik basiert, wie bisher, auf mit Phase-Shift Masken.
Die Layerebene nimmt AMD Züge an und bekommt eine weitere Metallisierungsebene. Bei dem 0,065µm Knoten setzt intel denn 8 Metallschichten ein.
Gleich in drei Werken (in Oregon, Arizona und Irland) will Intel im nächsten Jahr die Produktion mit 65 nm aufnehmen.
MFG Bokill
Intel gibt weitere Details zur 65-nm-Technologie bekannt
SOI ist aber immmer noch ein Tabu-Wort im Munde intels. Strained-Si ist weiter aufgebohrt worden. Insgesamt gewinnt man den Eindruck, dass der 0,065 µm ein gleitender Übergang von 0,09µm zu 0,065µm ist, auch P1264 genannt.
Die "Baumstammtechnik", sprich Lithographie bleibt, wie gehabt bei 193 nm (Argon-Fluorid-Excimer-Laserquellen). Die Maskentechnik basiert, wie bisher, auf mit Phase-Shift Masken.
Die Layerebene nimmt AMD Züge an und bekommt eine weitere Metallisierungsebene. Bei dem 0,065µm Knoten setzt intel denn 8 Metallschichten ein.
Gleich in drei Werken (in Oregon, Arizona und Irland) will Intel im nächsten Jahr die Produktion mit 65 nm aufnehmen.
MFG Bokill
rkinet
Grand Admiral Special
Intels 65 nm ist recht gut ausgefallen.
Aber 5 GHz bei 115 Watt (mal 3,6 GHz / 115W +40% Takt) oder 3,6 GHz bei 85 Watt (Basis 40% von 115 W = Leckstrom, jetzt nur noch 1/4 = -30 Watt) ist jetzt nicht einen Revolution.
(dazu nochmals: http://www.heise.de/newsticker/meldung/50449 )
Was aber elektrisch passen könnte wäre ein Dual-Core Netburst mit 2* (2,6-3) GHz und 115 Watt TDP, so wie er ja lt. Gerüchten Mitte 2005 kommen soll.
Mit diesen Daten wären aber die Dual-Core Opterone und FX Intel deutlich überlegen.
Ist aber vernünftig von Intel sich baldmöglichst von 90nm zu verabschieden.
Das läuft doch sehr Watt-lstig.
Auch leidet wohl selbst der Dothan, denn z.B. startet bei seinen Notebooks wieder mit den Banias, während zumindest der Desktop gut belüftet jetzt voll unter Prescott-Power läuft.
Zu welchen Eigenschaften sich organische Materialien nutzen lassen, zeigt der sehr kurze Telepolisartikel Organische Dünnfilmtransistoren laufen bei niedriger Betriebsspannung.
Dort wird angedeutet, dass das Silizium-Oxid von einem leistungsfähigerem Kuststoff ersetzt werden könnte. Bei den Isolationsschichten (Silizium-Oxid) des Halbleiters Silizium ist langsam eine Grenze erreicht worden, dünner geht nimmer ... das geht zum Teil jetzt schon so weit, dass zum Teil nur noch 6 Atomlagen zwischen leiten und nicht-leiten entscheiden.
Erstaunlich, wenn man sich vor Augen hält, dass auch Metallverbände ab ca. 100 Atomen (in Metallclustern) erst 1 einzelnes Elektron freiwillig aus dem Cluster abgegeben werden. Anders gesagt: Man ist zur Zeit teilweise schon an der Grenze, bei der Oberflächenrauhigkeiten von einem Atom mehr und/oder weniger gewaltige Serien-Streuungen verursachen.
Es sieht wohl so aus, dass die zukünftige Si-Chemie für Prozessoren-Herstellung einen bunten Strauss Organik an die Seite bekommt.
MFG Bokill
Dort wird angedeutet, dass das Silizium-Oxid von einem leistungsfähigerem Kuststoff ersetzt werden könnte. Bei den Isolationsschichten (Silizium-Oxid) des Halbleiters Silizium ist langsam eine Grenze erreicht worden, dünner geht nimmer ... das geht zum Teil jetzt schon so weit, dass zum Teil nur noch 6 Atomlagen zwischen leiten und nicht-leiten entscheiden.
Erstaunlich, wenn man sich vor Augen hält, dass auch Metallverbände ab ca. 100 Atomen (in Metallclustern) erst 1 einzelnes Elektron freiwillig aus dem Cluster abgegeben werden. Anders gesagt: Man ist zur Zeit teilweise schon an der Grenze, bei der Oberflächenrauhigkeiten von einem Atom mehr und/oder weniger gewaltige Serien-Streuungen verursachen.
Es sieht wohl so aus, dass die zukünftige Si-Chemie für Prozessoren-Herstellung einen bunten Strauss Organik an die Seite bekommt.
MFG Bokill
HenryWince
Vice Admiral Special
- Mitglied seit
- 06.08.2003
- Beiträge
- 673
- Renomée
- 23
In der aktuellen Ausgabe der "Proceedings of the IEEE" finden sich einige intersante Artikel zum Thema Supraleitung.
Zwei beschäfigigen sich mit der Nutzung von Josephson-Junctions als Basis einer Logikfamilie die als RSFQ (Rapid Single Quantum Flux) Logik bezeichnet wird. Anstatt Spannungen werden dabei magnetische Flußquanten als Informationsträger verwendet.
Vorteile:
- Sehr geringer Energiebedarf (es wird auf Quantenniveau geschaltet)
=> Pro Gate kommt man dadurch mit ~10^5 mal weniger Energie als bei
herkömichen Si-Gates pro Schaltvorgang aus
- Hohe Taktraten erreichbar (Prozessoren mit ~100GHz)
=> 750GHz FF demonstriert (Frequency Devider)
=> 8-Bit Mikroprozessor (5K gates, 20 GHz clock) demonstriert
=> 4kBit Speicher mit 380 ps access time demonstriert
Nachteile:
- Kühlung auf 4.2K
- Fertigungstechnik noch in den Kinderschuhen
=> Demonstrierte Integrantionsdichte ~60000 Gatefunktionen)
- Noch keine "off the shelf" Design Tools
Die Technologie steckt noch in den Kinderschuhen, aber sie könnte eine Grundlage für Low-Power PetaFLOP Computing werden.
http://www.ieee.org/portal/cms_docs/pubs/proceedings/scan_1004.pdf
http://pavel.physics.sunysb.edu/RSFQ/Research/WhatIs/rsfqre2m.html
http://web.mit.edu/6.763/www/FT03/Lectures/Lecture16.pdf
Zwei beschäfigigen sich mit der Nutzung von Josephson-Junctions als Basis einer Logikfamilie die als RSFQ (Rapid Single Quantum Flux) Logik bezeichnet wird. Anstatt Spannungen werden dabei magnetische Flußquanten als Informationsträger verwendet.
Vorteile:
- Sehr geringer Energiebedarf (es wird auf Quantenniveau geschaltet)
=> Pro Gate kommt man dadurch mit ~10^5 mal weniger Energie als bei
herkömichen Si-Gates pro Schaltvorgang aus
- Hohe Taktraten erreichbar (Prozessoren mit ~100GHz)
=> 750GHz FF demonstriert (Frequency Devider)
=> 8-Bit Mikroprozessor (5K gates, 20 GHz clock) demonstriert
=> 4kBit Speicher mit 380 ps access time demonstriert
Nachteile:
- Kühlung auf 4.2K
- Fertigungstechnik noch in den Kinderschuhen
=> Demonstrierte Integrantionsdichte ~60000 Gatefunktionen)
- Noch keine "off the shelf" Design Tools
Die Technologie steckt noch in den Kinderschuhen, aber sie könnte eine Grundlage für Low-Power PetaFLOP Computing werden.
http://www.ieee.org/portal/cms_docs/pubs/proceedings/scan_1004.pdf
http://pavel.physics.sunysb.edu/RSFQ/Research/WhatIs/rsfqre2m.html
http://web.mit.edu/6.763/www/FT03/Lectures/Lecture16.pdf
@HenryWince
Netter Beitrag
... 
Ein weiterer Artikel zu Wunder-Werkstoffe liefert Heise mit dem Artikelchen Graphit-Folie als optimaler Chip-Baustoff über den neuartigen Werkstoff Graphen.
Da zeichnet sich so ein Trend ab, dass zwar immer noch Silizium als Substrat erster Wahl gilt, aber immer andere und exotischere Materialen werden zusäztlich aufgebracht.
Allerdings vermag ich immer noch nicht recht einzuordnen wofür genau diese atomdünne Schicht!!! verwendet werden soll. Grob gesagt, kann mit angelegter Spannung die Leit-Eigenschfaten des Werkstoffes ändern? Wenn ja, dann lauern in der Tat viele Möglichkeiten drin ...
Nur ab wann dieses eigesetzt wird? Man möge sich an den isotopenreinen Silizium erinnern, der dem K8 wundersame Eigenschaften verschaffen sollte ...
MFG Bokill
Netter Beitrag
... Ein weiterer Artikel zu Wunder-Werkstoffe liefert Heise mit dem Artikelchen Graphit-Folie als optimaler Chip-Baustoff über den neuartigen Werkstoff Graphen.
Unglaublich wie der uralte Baustoff Kohlenstoff eine Renaissance erlebt. Das hatten die Entdecker der Buckminster-Fullerene sicherlich nicht gedacht, was aus den damaligen "Schmutz-IR-Spektren" so alles drin steckt.
Da zeichnet sich so ein Trend ab, dass zwar immer noch Silizium als Substrat erster Wahl gilt, aber immer andere und exotischere Materialen werden zusäztlich aufgebracht.
Allerdings vermag ich immer noch nicht recht einzuordnen wofür genau diese atomdünne Schicht!!! verwendet werden soll. Grob gesagt, kann mit angelegter Spannung die Leit-Eigenschfaten des Werkstoffes ändern? Wenn ja, dann lauern in der Tat viele Möglichkeiten drin ...
Nur ab wann dieses eigesetzt wird? Man möge sich an den isotopenreinen Silizium erinnern, der dem K8 wundersame Eigenschaften verschaffen sollte ...
MFG Bokill
Dass die bisherige Lithographie bei weitem auch bei 0,193µm noch nicht ausgereizt ist zeigen jüngere Erfolge bei dieser Wellenlänge. Carl Zeiss charakterisiert ihre Grenzen bei 0,193µm folgendermassen:
Das kann nicht jede Firma machen, Carl Zeiss schon ... da waren die Junxx aus Carl Zeiss West und Ost jeweils schon Spitze in den alten Zeiten. Die räumliche Nähe zu solchen High-Tech Firmen hat AMD sicherlich auch bewogen in Dresden zu bauen. Da sind Fidschi-Lohnkosten nur ein Standortfaktor ... kurze Infowege, Infrastruktur sind weitere Standortfaktoren.
Was Immersion bedeutet und welche Rolle dabei das "simple" Wasser so für eine Rolle spielt ist in dem schon älteren EE-Artikel zu sehen Immersions-Lithografie macht Fortschritte. Allerdings ist es kein Wunschtraum, Wasser in die Produktion zusätlich zu bringen, auch wenn durch Zusatz von Salzen der Brechungsindex von Wasser gesteuret werden kann ... aber dies ist wieder ein anderes Kapitel.
Man sollte sich immer wieder vor Augen führen, dass mit dem groben Licht von 0,193µm Strukturen von 0,09µm und noch kleiner in Planung sind. derzeit hat man sich auf 0,193µm konzentriert und die Entwicklung von 0,15µm Lichtquellen eingefroren. Dafür ist EUV als Technologie-Mauer in Angriff genommen worden.
Dass aber auch eine andere Verteilung der Transistoren erstaunlich kleine Strukren ermöglicht, zeigt der Uralte Telepolisartikel an. Der bislang kleinste Transistor
Da ist auch ein hübsches Bild drin, was die wesentlichen Prinzipien deutlich macht. Das Prinzip Tiefe. Statt in die Fläche Transistoren zu entwerfen, soll bevorzugt das Design in die Tiefe gehen. AMD (und auch intel) hatten auch mal gelegentlich dies durchblicken lassen.
Im Artikel selber steht natürlich noch mehr drin ...
Aber es scheint so, dass man erst noch konventionell die bisherige Technik weitertreiben will. Strained Si, SOI sind jedenfalls noch eher flächige Konzepte. So wie man auch die bisherige Lithographie bei 0,193µm Lichtwellenlänge noch weiter ausreizen will ... Wasser sei Dank.
MFG Bokill
Systeme für 193 nm
Das kann nicht jede Firma machen, Carl Zeiss schon ... da waren die Junxx aus Carl Zeiss West und Ost jeweils schon Spitze in den alten Zeiten. Die räumliche Nähe zu solchen High-Tech Firmen hat AMD sicherlich auch bewogen in Dresden zu bauen. Da sind Fidschi-Lohnkosten nur ein Standortfaktor ... kurze Infowege, Infrastruktur sind weitere Standortfaktoren.
Was Immersion bedeutet und welche Rolle dabei das "simple" Wasser so für eine Rolle spielt ist in dem schon älteren EE-Artikel zu sehen Immersions-Lithografie macht Fortschritte. Allerdings ist es kein Wunschtraum, Wasser in die Produktion zusätlich zu bringen, auch wenn durch Zusatz von Salzen der Brechungsindex von Wasser gesteuret werden kann ... aber dies ist wieder ein anderes Kapitel.
Man sollte sich immer wieder vor Augen führen, dass mit dem groben Licht von 0,193µm Strukturen von 0,09µm und noch kleiner in Planung sind. derzeit hat man sich auf 0,193µm konzentriert und die Entwicklung von 0,15µm Lichtquellen eingefroren. Dafür ist EUV als Technologie-Mauer in Angriff genommen worden.
Dass aber auch eine andere Verteilung der Transistoren erstaunlich kleine Strukren ermöglicht, zeigt der Uralte Telepolisartikel an. Der bislang kleinste Transistor
Da ist auch ein hübsches Bild drin, was die wesentlichen Prinzipien deutlich macht. Das Prinzip Tiefe. Statt in die Fläche Transistoren zu entwerfen, soll bevorzugt das Design in die Tiefe gehen. AMD (und auch intel) hatten auch mal gelegentlich dies durchblicken lassen.
Im Artikel selber steht natürlich noch mehr drin ...
Aber es scheint so, dass man erst noch konventionell die bisherige Technik weitertreiben will. Strained Si, SOI sind jedenfalls noch eher flächige Konzepte. So wie man auch die bisherige Lithographie bei 0,193µm Lichtwellenlänge noch weiter ausreizen will ... Wasser sei Dank.
MFG Bokill
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
Immersions-Lithografie macht Fortschritte ? Lieferbar ab 2005 !
http://www.hardtecs4u.com/?id=1100544381,74015,ht4u.php
Carl Zeis wird Anfang 2005 entsprechende Geräte liefern können, die wohl für Strukturen 55,52,45 nm und kleiner verwendbar sind.
Das jetzt ausgelieferte 'konventionelle' Gerät packt rountinemässig 65nm und im Versuch auch 55nm.
http://www.hardtecs4u.com/?id=1100544381,74015,ht4u.php
Carl Zeis wird Anfang 2005 entsprechende Geräte liefern können, die wohl für Strukturen 55,52,45 nm und kleiner verwendbar sind.
Das jetzt ausgelieferte 'konventionelle' Gerät packt rountinemässig 65nm und im Versuch auch 55nm.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Ein Bericht über IDF 2004 in Russland, wo Intel wieder einmal über 65nm sprach:
Digit-Life-Artikel
(thx BUGGI1000)
Mir fiel u.a. auf:
zeigt ein 65nm-SRAM.
Wenn wir uns zurückerinnern, zeigte Intel für 90nm einen 52MBit-SRAM-Chip, welcher ca. 109mm² groß war. Der Anteil der Logik auf beiden Chips ist sehr ähnlich (auf dem 65nm-Chip sogar etwas kleiner).
Aber: Scheinbar erfordert diese neue Technologie Schritte, welche eine sonst übliche Skalierung um Faktor 2 verhindern. Ein Intel-Paper erwähnt ein 130nm-SRAM mit 18MBit und den noch etwas älteren 2,45µm² großen Zellen, welches eine die size von 103mm² hat. Leider habe ich keinen Wert für ein SRAM mit den 2,09µm²-Zellen gefunden. Eine grobe Überschlagsrechnung der Skalierung unter Mißachtung der Logikflächenskalierung und Pads von 130nm zu 90nm mit der Vergrößerung des Dies auf 109mm² und Verkleinerung der Zelle auf 1µm² ergäbe etwa ein 47MBit-SRAM, was ganz gut zum realen Wert von 52MBit passt.
Bei 65nm ist das Die jetzt aber nur 1mm² größer, die Zelle auf 0,57µm² geschrumpft, und trotzdem enthält das SRAM nicht die zu erwartenden ca. 92MBit sondern nur 70.
BTW, rechnet man nun zurück auf das schon einmal gemeldete 4MBit-Device, erhält man dafür eine Die-Fläche von ca. 6mm².
Digit-Life-Artikel
(thx BUGGI1000)
Mir fiel u.a. auf:
zeigt ein 65nm-SRAM.
Wenn wir uns zurückerinnern, zeigte Intel für 90nm einen 52MBit-SRAM-Chip, welcher ca. 109mm² groß war. Der Anteil der Logik auf beiden Chips ist sehr ähnlich (auf dem 65nm-Chip sogar etwas kleiner).
Aber: Scheinbar erfordert diese neue Technologie Schritte, welche eine sonst übliche Skalierung um Faktor 2 verhindern. Ein Intel-Paper erwähnt ein 130nm-SRAM mit 18MBit und den noch etwas älteren 2,45µm² großen Zellen, welches eine die size von 103mm² hat. Leider habe ich keinen Wert für ein SRAM mit den 2,09µm²-Zellen gefunden. Eine grobe Überschlagsrechnung der Skalierung unter Mißachtung der Logikflächenskalierung und Pads von 130nm zu 90nm mit der Vergrößerung des Dies auf 109mm² und Verkleinerung der Zelle auf 1µm² ergäbe etwa ein 47MBit-SRAM, was ganz gut zum realen Wert von 52MBit passt.
Bei 65nm ist das Die jetzt aber nur 1mm² größer, die Zelle auf 0,57µm² geschrumpft, und trotzdem enthält das SRAM nicht die zu erwartenden ca. 92MBit sondern nur 70.
BTW, rechnet man nun zurück auf das schon einmal gemeldete 4MBit-Device, erhält man dafür eine Die-Fläche von ca. 6mm².
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
Schöner Artikel.
@Dresdenboy - Intel führt sleep transistors ein, die anders aufgebaut sind. auch spricht Intel insgesamt von anderen Transistoren / geometrische Abmessungen.
Schön für Intel:
Pilot production of 65nm devices is currently running in D1D fab in Hillsboro, Oregon, where this process had been developed. = CPUs ?!
Intel's 65nm logic technology will be presented in about 1.5 months at the IEEE International Electron Devices Meeting in San Francisco Dec. 12-15 2004. also bald mehr Details.
Auch interesssant, daß Intel viel von den 90nm Fertigungsanlagen übernehmen kann.
Auf AMD bezogen, dürfte SOI-90 und SOI-65 sich auch nicht deutlich unterscheiden.
Die Blichtung mit 193nm Licht und kantenverstärkenden Lacken (also grau zu harten Kontrasten chemisch zu verändern) ist natürlich hightech und keinesfalls trivial.
Aber AMD sieht zumindest bei Flash / neue Fab in Japan 90-65-45nm in einer Unit zeitlich versetzt machbar, Intel hingegen EUV für 65nm (teils) und kleiner.
Da müssen wir mal deren /IBM Forschungsergebnisse abwarten.
@Dresdenboy - Intel führt sleep transistors ein, die anders aufgebaut sind. auch spricht Intel insgesamt von anderen Transistoren / geometrische Abmessungen.
Schön für Intel:
Pilot production of 65nm devices is currently running in D1D fab in Hillsboro, Oregon, where this process had been developed. = CPUs ?!
Intel's 65nm logic technology will be presented in about 1.5 months at the IEEE International Electron Devices Meeting in San Francisco Dec. 12-15 2004. also bald mehr Details.
Auch interesssant, daß Intel viel von den 90nm Fertigungsanlagen übernehmen kann.
Auf AMD bezogen, dürfte SOI-90 und SOI-65 sich auch nicht deutlich unterscheiden.
Die Blichtung mit 193nm Licht und kantenverstärkenden Lacken (also grau zu harten Kontrasten chemisch zu verändern) ist natürlich hightech und keinesfalls trivial.
Aber AMD sieht zumindest bei Flash / neue Fab in Japan 90-65-45nm in einer Unit zeitlich versetzt machbar, Intel hingegen EUV für 65nm (teils) und kleiner.
Da müssen wir mal deren /IBM Forschungsergebnisse abwarten.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Die Sleep-Transistors sind separat von den SRAM-Zellen-Blöcken:
Somit wirken sie sich auf deren Größe kaum aus. Deshalb auch:
Zuletzt bearbeitet:
rkinet
Grand Admiral Special
tja, die Sleep-Transistoren machen es nicht aus.
Aber im Artikel werden vielfältige Veränderungen am 65nm Transitor aufgeführt und auch 7 statt 8 Layer beschrieben (dürfte Intel auch beim SRAM getestet haben).
Also, rechnerisch kann man daher nur grob aus dem Shrink auf die tatsächlichen Größen im Chip schließen.
Interessant sind die Vcc von ca. 1,2 V und reduziertem Strombedarf bei gleichzeitig höherer Taktrate.
Allerdings, bei Netburst dürfte es dennoch eine ansteigende Watt/Fläche als Ergebnis geben. Das Taktlimit <4 GHz dürfte auch hier zum tragen kommen.
Dual-Core P-M dürften aber von 65nm profitieren und die 31 Watt TDP (lt.x86-secret.com) erscheinen so langsam realisierbar.
Aber im Artikel werden vielfältige Veränderungen am 65nm Transitor aufgeführt und auch 7 statt 8 Layer beschrieben (dürfte Intel auch beim SRAM getestet haben).
Also, rechnerisch kann man daher nur grob aus dem Shrink auf die tatsächlichen Größen im Chip schließen.
Interessant sind die Vcc von ca. 1,2 V und reduziertem Strombedarf bei gleichzeitig höherer Taktrate.
Allerdings, bei Netburst dürfte es dennoch eine ansteigende Watt/Fläche als Ergebnis geben. Das Taktlimit <4 GHz dürfte auch hier zum tragen kommen.
Dual-Core P-M dürften aber von 65nm profitieren und die 31 Watt TDP (lt.x86-secret.com) erscheinen so langsam realisierbar.
Zuletzt bearbeitet:
THX Dresdenboy guter Link
Und genau am Ende des Artikels http://www.digit-life.com/articles2/intel-65nm/tasks.html werden die Probleme deutlich.
Die Lösung scheint einfach, ist es aber in Wirklichkeit nicht. Man nehme Ersatzmaterialien mit besseren elektrischen Eigenschaften. Das versucht man auch, organische Ersetzstoffe, wie auch Hafnium- und Zirkoniumoxid scheinen die Ersatzstoffe der Wahl zu sein.
Das Problem ist aber, dass man sich unerwünschte Nebeneffekte reinholt, die durch Siliziumoxid, Polysilizium, Silizium gar nicht so hatte.
MFG Bokill
Und genau am Ende des Artikels http://www.digit-life.com/articles2/intel-65nm/tasks.html werden die Probleme deutlich.
Das bisherige Siliziumdioxid war in vielfacher Hinsicht ideal. Man konnte durch Oxidation auf dem Siliziumsubstrat Siliziumdioxid aufwachsen lassen. Es gab praktisch keine mechanischen Verspannungen und war gut genug zum Isolieren. Die Dicke des Gate-Siliziumdioxids hatte direkten Einfluss auf die Kapazität ... und damit konnte man direkt Einfluss nehmen auf die Leistungsfähigkeit eines Transistors.
Da ist nun aber Schicht im Karton. Kleiner als 1,2 nm ist Irrsinn. Warum Irrsinn? Ganz einfach, denn dies ist sehr nahe an der Grösse der Atome selber dran. Si hat einen Atomradius von ca. 1,2 Angström -> 1,2 A = 12 nm. Der Radius beschreibt nur den halben Durchmesser Eines Kreises ->->> 5 Lagen Siliziumdioxid entscheiden über die Quloität des Gateoxids. Da bleibt kein Spielraum für Abweichungen in der Produktion.
Die Lösung scheint einfach, ist es aber in Wirklichkeit nicht. Man nehme Ersatzmaterialien mit besseren elektrischen Eigenschaften. Das versucht man auch, organische Ersetzstoffe, wie auch Hafnium- und Zirkoniumoxid scheinen die Ersatzstoffe der Wahl zu sein.
Das Problem ist aber, dass man sich unerwünschte Nebeneffekte reinholt, die durch Siliziumoxid, Polysilizium, Silizium gar nicht so hatte.
Vereinfacht gesagt (da lasse ich mich gerne belehren) wird das Fermi-Niveau ungünstig beienflusst (Beschreibt Energiezuständ zwischen den Bandlücken des Leitenden und Nichtleitenden Bandes von Atomen). Und die Gitterschwingungen (Phonen) sind ungünstiger und der elektrische Widerstand wird schlechter.
MFG Bokill
rkinet
Grand Admiral Special
http://www.pcwelt.de/news/hardware/105016/index.html
Infineon präsentiert weltweit kleinsten Nanotube-Transistor
Nano-Kohlenstoffröhrchen auf Siliciumdioxid - es geht doch weiter mit Silicium.
(Infineon ? nun AMD ist da wirklich nicht weit davon entfernt, oder ?)
Infineon präsentiert weltweit kleinsten Nanotube-Transistor
Nano-Kohlenstoffröhrchen auf Siliciumdioxid - es geht doch weiter mit Silicium.
(Infineon ? nun AMD ist da wirklich nicht weit davon entfernt, oder ?)
BUGGI1000
Vice Admiral Special
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Ich habe mal ein paar Slides einer Präsentation gecaptured:
http://www.investorshub.com/boards/read_msg.asp?message_id=4783969
BUGGI
http://www.investorshub.com/boards/read_msg.asp?message_id=4783969
BUGGI
THX BUGGI1000
Da ist ja Stoff drin für 3 Monate Recherche! Dazu noch brandheiss!
Mit allen wesentlichen Herstellern (Motorola wollte ja kürzer treten).
Wenn`s n Monatspreis gäbe, dann hättest du drei Treverer Ice verdient. Hoffentlich bleiben die Bilder auch. Da ist so viel Info drin, dass man dies erst mal sacken lassen muss. Bestätigt haben sich die bisherigen Angaben, dass AMD bereit ist, viele Metall-Layer einzusetzen, wie auch IBM.
Intel versucht mit möglichst wenigen Layern auszukommen (was ja auch weniger Arbeitsschritte bedeutet -> Kostenvorteile).
Dass Sony/Toshiba und Fujitsu aber so gut positioniert sind hätte ich nicht gedacht (Minimum Gate Länge, Dicke des Metall-Layers). Auch dass LowK in den verschiedenen Schichten eingesetzt wird, ist in dieser Form mir neu.
Schön ist auch, dass der Trend der Carbid/Nitrid-Verbindungen erzählt wird.
SiC-> Silizium-Carbid, SiN Silizium-Nitrid, SiOCN Silizium-Oxid-Carbid-Nitrid sind alles extrem harte wiederstandsfähige Werkstoffe (Härte kurz vor Diamant).
Der Trend geht vom schlichten Nitrieren -> Nitrid SiN zum Oxinitrieren -> Silizium-Oxid-Carbid-Nitrid SiOCN.
THX MFG Bokill
Da ist ja Stoff drin für 3 Monate Recherche! Dazu noch brandheiss!
Mit allen wesentlichen Herstellern (Motorola wollte ja kürzer treten).
Wenn`s n Monatspreis gäbe, dann hättest du drei Treverer Ice verdient. Hoffentlich bleiben die Bilder auch. Da ist so viel Info drin, dass man dies erst mal sacken lassen muss. Bestätigt haben sich die bisherigen Angaben, dass AMD bereit ist, viele Metall-Layer einzusetzen, wie auch IBM.
Intel versucht mit möglichst wenigen Layern auszukommen (was ja auch weniger Arbeitsschritte bedeutet -> Kostenvorteile).
Dass Sony/Toshiba und Fujitsu aber so gut positioniert sind hätte ich nicht gedacht (Minimum Gate Länge, Dicke des Metall-Layers). Auch dass LowK in den verschiedenen Schichten eingesetzt wird, ist in dieser Form mir neu.
Schön ist auch, dass der Trend der Carbid/Nitrid-Verbindungen erzählt wird.
SiC-> Silizium-Carbid, SiN Silizium-Nitrid, SiOCN Silizium-Oxid-Carbid-Nitrid sind alles extrem harte wiederstandsfähige Werkstoffe (Härte kurz vor Diamant).
Der Trend geht vom schlichten Nitrieren -> Nitrid SiN zum Oxinitrieren -> Silizium-Oxid-Carbid-Nitrid SiOCN.
THX MFG Bokill
Dresdenboy
Redaktion
☆☆☆☆☆☆
@Bokill:
Du darfst dich auf noch mehr Folien freuen Gestern gab es technische Probleme, weshalb wir nur die Folien 1-36 haben. 37-48 fehlen und enthalten u.a. laut Anfangsübersicht die Vorstellung der Transistoren von IBM, Fujitsu und AMD. Wegen der Probleme wurde das Meeting rescheduled (20.12.).
Edit:
Hier gibts noch ein paar Details speziell zum G5:
http://technewsworld.com/story/36471.html
Du darfst dich auf noch mehr Folien freuen
Gestern gab es technische Probleme, weshalb wir nur die Folien 1-36 haben. 37-48 fehlen und enthalten u.a. laut Anfangsübersicht die Vorstellung der Transistoren von IBM, Fujitsu und AMD. Wegen der Probleme wurde das Meeting rescheduled (20.12.).Edit:
Hier gibts noch ein paar Details speziell zum G5:
http://technewsworld.com/story/36471.html
Zuletzt bearbeitet:
Interessantes Beugungsdiagramm von TI!
Wird wahrscheinlich niemanden hier auffallen, aber TI scheint seine Strukturen auf dem dem Chip etwas anders anzuordnen als der Rest der Welt. Normalerweise sind alle Strukturen immer parallel zu <110>-Richtung, bei TI aber sind sie aber parallel zu <100>. D.h. die Wafer bzw. die Strukturen sind um 45° gedreht.
Spekulation: Die Beweglichkeit ist in <100> höher als in <110> Richtung.
1. Frage: Versteht überhaupt jemand was ich meine?
2. Frage: Hat jemand Infos zu meiner Spekulation.
Tschau Soeren
Dresdenboy
Redaktion
☆☆☆☆☆☆
zu 1.) Ich kann dir folgen.
zu 2.) Nein.
Heute geht es weiter zum Thema "Low-K Dielectric Technology". Sollten keine technischen Probleme auftreten, werden wieder ein paar neue Slides zu sehen sein.
Dresdenboy
Redaktion
☆☆☆☆☆☆
Hier gibt es die fehlenden Slides der 90nm-Präsentation:
Slide37
Slide38
Slide39
Slide40
Slide41
Slide42
Slide43
Slide44
Slide45
Slide46
Slide47
Darunter ist neben (u.a.) den Slides zu AMDs Transistoren noch ein Beugungsdiagramm von Fujitsu, wo die gleiche Orientierung wie bei TI verwendet wird. Der Sprecher (habe diesmal auch Ton aufgezeichnet) erwähnt, daß sich die Elektronen in dem Falle schneller bewegen.
Leider hat es mit dem Low-k-Vortrag nicht geklappt. Da war der Uni-Mailserver genau dann down, als meine Mail mit dem Passwort kurz vor dem Vortrag eintraf. Evtl. bekomme ich die Slides aber noch auf anderem Wege.
@sciing
Aber eine kleine Anmerkung zum gestreckten Si. Möglicherweise geht es nicht nur um erhöhte Elektronenmobilität, sondern auch darum die Bedingungen zu verbessern gegenüber unerwünschten Tunneleffekten -> Leckströmen.
An sich sind ja Tunneleffekte bei solchen Microschaltungen erwünscht, sogar notwendig ... das Problem ist, nur dort die Elektronen tunneln zu lassen, wo sie wirklich gebraucht werden. Mögklicherweise ist die unterschiedliche Ausrichtung eine Strategie dieses unerwünschte Tunneln einzudämmen.
Gedankenmodell
Noch Anmerkungen zu den Dias. Zu Dia 37 B bedeutet das Chemische Element Bohr? Bohr -> Lochleiter
Dislokations sind Fehlstellen/Stoerstellen im Kristallgitter?
in situ => In Entstehung und sofortiges Weiterverarbeiten?
Allgemein:
Nitrid ist bei allen Transitoren die obere Schicht? Reines Nitrid oder Oxid-Nitrid?
Bei allen ist die Spitze aus Cobaltsilizid (wie nennt man den Bereich wo das Cobaldsilizid eingestzt wird)?
Polyslicon => Amorphes Silizium (regellos gewachsenes Si, kein regelmaessiges Kristallgitter)?
Was bedeutet SWS? -> Slide 45
MFG Bokill
Mit Gitterkonstanten und Röntgen-Beugungsmustern habe ich es nicht so, daher sagen mir die Begriffe "110", "100" nichts.
Aber eine kleine Anmerkung zum gestreckten Si. Möglicherweise geht es nicht nur um erhöhte Elektronenmobilität, sondern auch darum die Bedingungen zu verbessern gegenüber unerwünschten Tunneleffekten -> Leckströmen.
An sich sind ja Tunneleffekte bei solchen Microschaltungen erwünscht, sogar notwendig ... das Problem ist, nur dort die Elektronen tunneln zu lassen, wo sie wirklich gebraucht werden. Mögklicherweise ist die unterschiedliche Ausrichtung eine Strategie dieses unerwünschte Tunneln einzudämmen.
Gedankenmodell
Code:
[i][b]Fall A: [/b][/i]
------->
------->
zwei parallel verlaufende Schichten => leichtere Elektronenübergänge
(horizontal ausgerichtet)
[i][b]Fall B: [/b][/i]
^
|
---|--->
|
|
zwei Schichten aber vertikal zueinander ausgerichtet. "Schwerere
Elektronenübergänge"
(da die Kristallgitter unterschiedlich zueinander liegen)Noch Anmerkungen zu den Dias. Zu Dia 37 B bedeutet das Chemische Element Bohr? Bohr -> Lochleiter
Dislokations sind Fehlstellen/Stoerstellen im Kristallgitter?
in situ => In Entstehung und sofortiges Weiterverarbeiten?
Allgemein:
Nitrid ist bei allen Transitoren die obere Schicht? Reines Nitrid oder Oxid-Nitrid?
Bei allen ist die Spitze aus Cobaltsilizid (wie nennt man den Bereich wo das Cobaldsilizid eingestzt wird)?
Polyslicon => Amorphes Silizium (regellos gewachsenes Si, kein regelmaessiges Kristallgitter)?
Was bedeutet SWS? -> Slide 45
MFG Bokill
Zuletzt bearbeitet:
Danke fürs Futter!
Meine Kommentare zu den Slides.
37: So eine schöne Versetzung (dislocation, linienenförmiger Kristaldefekt) mitten im epi-SiGe. Eigentlich kritisch, aber Intel kann irgentwie damit leben (Bor im epi, welches ins Slizium diffundiert
). Solche Defekte sind ein prinzipielles, unvermeidliches Problem bei epi-Schichten und gerade der gesamte Ansatz damit Verspannungen zu erzeugen ist besonders kritisch. Das ist meiner Meinung nach der Grund, warum AMD/IBM auf ein reines Liner-Konzept setzt.43: Passt zu meiner erwähnten Theorie. In <100> sind die Abstände zwischen den Atomen (Streuzentren) und damit die Mobilität der Elektronen größer. Nur müsste ein p-Kanal dann langsamer sein
?Tschau Soeren
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