Was kommt (nach den ersten Deneb (K10.5+)) fuer den Desktop bis zum Launch der BD(APUs)?

LinuS schrieb:
SMT im Bulldozer offiziell?
http://www.xbitlabs.com/news/cpu/display/20090825073221_AMD_s_Bulldozer_Processors_to_Feature_Simultaneous_Multi_Threading_Technology.html
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Also, doch SMT fuer AMD und dass nachdem sich AMD bisher so gestraeubt hat und es als unnoetig abgetan hat.
Falls das implementiert wurde, dann nicht erst 'seit gestern', oder !?

Es bleibt spannend!

...The first desktop processor in the Bulldozer family is code-named Orochi and it has more than four cores, more than 8MB of cache and supports DDR3 memory....
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Das schreibt der Autor unter dem Link - was nur soviel heisst, dass Bulldozer nicht so wie Deneb aussieht ..so..so
 
Zuletzt bearbeitet:
Bitte mal hier im Thread bissle rumsuchen und diesen Blog anguggen.
Wie Opteron schon andeutet, handelt es sich hier um keine wirklich neue Nachricht!

MfG @
 
Wie man es nimmt. Zwischen Speku aufgrund von Patenten und einer offiziellen Bestätigung (auch wenn hier CMT statt SMT eigentlich gemeint war) gibt es schon ein paar Unterschiede ;).
 
Würde ich nicht sagen, es handelt sich eben nicht um reine Spekulation. Es gibt Patente und auf vielen Präsentation hat AMD eben genau diese Methode als die intelligentere angepriesen. Es fällt also nicht vom Himmel.

Außerdem bleibt festzuhalten. dass es in absehbarer Zeit kein SMT bei AMD geben wird. Dazu gibt es ja viele Aussagen.

MfG @


Edit:

Beim Thema SSE5 scheint der Herr Anton Shilov nicht richtig hingehört zu haben.

Außerdem scheint er der einzige zu sein, der was über SMT gehört hat. Bei heise hat jedenfalls keiner so was gehört.
 
Zuletzt bearbeitet:
LinuS schrieb:
Wie man es nimmt. Zwischen Speku aufgrund von Patenten und einer offiziellen Bestätigung (auch wenn hier CMT statt SMT eigentlich gemeint war) gibt es schon ein paar Unterschiede ;).
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Natuerlich wurde da hier schon darueber spekuliert - aber immerhin wurde es in einer aktuellen 'News' aufgegriffen - warum auch immer...

Vielleicht ist das ja dann Anlass, dass sich irgend jemand aus dem 'Dunstkreis' von AMD doch dazu aeussert....etc.
 
Opteron schrieb:
... Deine Zählweise finde ich aber ehrlich gesagt etwas gewagt. Hops benützt man nur zur Entfernungsangabe, und wenn Du die "Datenratenzählweise" anwendest ist das auch krude, da es u.a. 32bit Links gibt. Schreib vielleicht dazu, dass Du 16bit Links meinst, dann passts einigermaßen ...
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Ich gebe ja zu, dass die Angabe "1" ziemlich knapp ist.

Die 1 ist im Bezug zur alten Plattform so etwas wie ein Platzhalter für die Link-Standardausführung mit 16 Lanes. ;)

Mit Magny Cours können die 4 HyperTransport-Links nun auch endlich technisch genutzt werden. Mit dem Link-Splitting dosiert AMD intern die Datenraten, wo sie auch benötigt werden. Gar nicht mal so dumm.

MFG Bobo(2009)
 
Bobo_Oberon schrieb:
Mit Magny Cours können die 4 HyperTransport-Links nun auch endlich technisch genutzt werden. Mit dem Link-Splitting dosiert AMD intern die Datenraten, wo sie auch benötigt werden. Gar nicht mal so dumm.
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Jo, ich finde es auch ok.
Was ich mich aber frage ist, wieso sie den 16bit I/O Link nicht auch in 2x 8 splitten. Ein 8bit Link @HTr 3.0 hat immernoch genügend Bandbreite für I/O, und mit dem restlichen Link könnten man dann den 3D Kubus komplett verbinden. Pins / Pads sind für den 16bit I/O Link ja sowieso da ... *noahnung*

Naja, vielleicht braucht man für Infiniband etc. doch nen 16bit I/O Link, irgendwas werden sie sich schon gedacht haben.

ciao

Alex
 
So, die Leute bei XbitLabs haben es eindeutig falsch verstanden. Hier ein Artikel mit O-Ton vom AMD Mann:

http://www.eetimes.com/news/semi/showArticle.jhtml;jsessionid=EQDI5LYW4RIGHQE1GHOSKHWATMY32JVN?articleID=219400955&pgno=2

Von besonderem Interesse ist vor allem diese Stelle:

The next big turn of the screw for AMD will involve plugging its next-generation Bulldozer core into a Magny-Cours design. The new core expands what has been the single-threaded nature of the AMD cores "in a different fashion than Hyperthreading," said Conway, referring to Intel's method for supporting two threads on a core.
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Zuletzt bearbeitet:
WoW da hat aber jemand schnell reagiert!
Ist man ja gar nicht gewöhnt von AMD. :o

MfG @
 
Dr@ schrieb:
WoW da hat aber jemand schnell reagiert!
Ist man ja gar nicht gewöhnt von AMD. :o
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Wenn sie wollen, können sie schon ^^

Bemerkung am Rande, auf Seite 1 des oben verlinkten eetimes Artikels gehts um IBMs Power7, der kommt mit 32MB L3 Cache aus eDRAM. Da sollte doch dann auch für Bulldozer genügend abfallen ;-)

Nachdem Intel mit 32nm 12MB L3 einführt, lege ich die Spekulationslatte mal auf runde 16MB ;-)

ciao

Alex
 
TNT schrieb:
Natuerlich wurde da hier schon darueber spekuliert - aber immerhin wurde es in einer aktuellen 'News' aufgegriffen - warum auch immer...

Vielleicht ist das ja dann Anlass, dass sich irgend jemand aus dem 'Dunstkreis' von AMD doch dazu aeussert....etc.
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Na, das ging ja schneller als vermutet!
Es gab also gleich eine Reaktion - bloss was wird damit gemeint '...Still, there are other multi-threading implementations that may still be supported...."
 
w0mbat schrieb:
Im XS gibt es gerade eine heiße Diskussion um Dresdenboy´s Spekulationen zum Bulldozer: http://www.xtremesystems.org/forums/showthread.php?t=232784
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Danke für den Link. Viel rauskommen tut bei der Diskussion aber auch nicht ^^
TNT schrieb:
Es gab also gleich eine Reaktion - bloss was wird damit gemeint '...Still, there are other multi-threading implementations that may still be supported...."
Zum Vergrößern anklicken....
Das ist jetzt keine ernste Frage, oder ?

ciao

Alex
 
Ich war gestern aufgrund familiärer Ereignisse komplett offline u. davor auch schon stark eingespannt. Es ist recht interessant, was das Thema Bulldozer für eine Dynamik entwickelt. :)

Zwischendurch habe ich zumindest mal einen groben Floorplan für so einen Core erzeugt:
core_on_die.png


Das war, was ich meinte, als ich von einer Idee wegen der Load Store Units sprach. Die Wire Delays spielen schließlich auch eine Rolle. Isser nich schick? ;)

Und nochmal das Core Diagram etwas überarbeitet:
Bulldozer_Core_uArch_0.5b.png

Spielmöglichkeit: Finde die Unterschiede (zu 0.5). ;)

Die 4fach-Pfade kommen auch noch rein.

@Patente als Spekulationsbasis:
Solange es Spekulation bleibt, ist das wohl kein Problem.
Weiterhin hat AMD andere Ressourcen (v.a. auch ZEIT) zur Verfügung u. kann nicht alles Mögliche patentieren. Auch die Bindung an Schlüsselpersonen sieht nicht nach Erfinden-in-den-blauen-Himmel-hinein aus. Ebenso die ständigen Wiederholungen von Architekturteilen.

Intel mag viel erfinden, um IP-seitig die Machtstellung zu nutzen.
 
Dresdenboy schrieb:
Zwischendurch habe ich zumindest mal einen groben Floorplan für so einen Core erzeugt:
core_on_die.png


Das war, was ich meinte, als ich von einer Idee wegen der Load Store Units sprach. Die Wire Delays spielen schließlich auch eine Rolle. Isser nich schick? ;)
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Auchso, Du meinst, wenn die FPU auf LS2 zugreifen muss ... ok ... gute Frage. Kommt jetzt drauf an, was einem wichtiger ist. Der Zugriff, oder das enge INT Cluster Design. Wenn Du jetzt noch nen Orochi zeichnen willst, nimm vielleicht das als Vorlage:
650490_1425_sz_1_i_211884_00.jpg
http://www.imageposter.com/uploads/get/698209
(gefunden bei aceshardware)

Sieht doch auch ganz hübsch aus, der L3 zwischen den einzelnen Kernen ist auch clever, schon alleine wegen den Hotspots und der Zugriffszeit. Aber hat sicherlich auch wieder ein paar Nachteile. ^^

ciao

Alex
 
Zuletzt bearbeitet:
Ich seh schon AMD den ursprünglichen BD anhand von Dresdenboys Designvorschlägen abändern ;D. Weiter so :) ist echt schön zu lesen.
 
Opteron schrieb:
Bemerkung am Rande, auf Seite 1 des oben verlinkten eetimes Artikels gehts um IBMs Power7, der kommt mit 32MB L3 Cache aus eDRAM. Da sollte doch dann auch für Bulldozer genügend abfallen ;-)
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Da glaube ich eher an T-RAM. :)
 
Ich habe mein Blog mal wieder aktualisiert mit dem neuen Architekturbildchen. Ich werde wohl mal die ganzen laufenden Diskussionen dazu verlinken müssen, da hier und da oft interessante Punkte angesprochen werden.

@Opteron:
Bist du sicher, dass da der L3 dazwischenliegt? Das klingt eher nach dem Controller.

Der Floorplan lässt die Int Cluster nah beeinander für Kommunikation und die Wege für die FPU dürften auch noch kurz genug sein. Jedenfalls hast du so eine große Entsprechung zum Architekturbild.
 
Dresdenboy schrieb:
@Opteron:
Bist du sicher, dass da der L3 dazwischenliegt? Das klingt eher nach dem Controller.
Zum Vergrößern anklicken....
Klar, unter der Schrift "L3 Cache and Chip interconnect" ist der Controller, aber aussenrum im Zwischenraum zu den Cores ist alles mit DRAM Zellen zugepflastert. So nen großen Controller gibts gar nicht, dafür wären die Zellen auch viel zu regelmäßig.

ciao

Alex
 
@Dresdenboy, vielen Dank für all die Mühen und ausführlich und anschauliche Erarbeitung des hochinteressanten Themas!
vllt.guckt sich ein AMD Mitarbeiter das mal an :D

Micha
 


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