Spekulationen zu aktuellen und zukünftigen Prozessen bei GlobalFoundries (<= 32nm)

FredD schrieb:
Also das eine ist der dünne Silizium-Film, das andere direkt darunter die "BOX" (burried oxide). Zwei Paar Schuhe. Die BOX ist aber weniger das Problem als die nur wenige nm dicke Siliziumschicht. In dieser Präsentation von 2011 werden auf S.18 nochmals konkret die Herausforderungen gegenüber bulk herausgestellt:
http://www.soiconsortium.org/fully-...s and Manufacturability - WS FDSOI Taiwan.pdf
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Ach jetzt, dachte Du meinst die SOI-Stärke und deshalb die BOX.

Und auf S.4 die elektrostatischen Eigenschaften in Abhängigkeit von der Stärke des Siliziumfilms (nicht der BOX), wobei die Länge des Gates die Stärke der Siliziumschicht um den Faktor von mindestens 3 (für eine thick BOX) übersteigen sollte (ibid. S. 6). Alternativ mit 'thin BOX' und 'UTBOX' scheint es aber noch mehr Probleme zu geben...
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Jein ... zumindest bei 22nm (damit wohl auch 20), "denken" sie, dass es klappt. Das kratzt einerseits am 7nm TSI-Limit, andrerseits braucht mal noch keine UTBOXen. Deshalb steht am Ende der Folie auch:
None of the issues above seem to be a show-stopper for FDSOI use at 20nm node
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Letztlich können sich SOITEC, STMicro & Co noch so schöne Transistoren ausdenken und aufmalen, wenn Wafer/Trägermaterial nicht den Anforderungen entsprechend hergestellt werden kann nützt das erstmal nüschtsch...
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Jupp, deswegen hatte ich bei meinen früheren Postings oft dazu geschrieben "...wenn GF den Wafer gebacken bekommt".

Im Endeffekt wirds wohl so laufen wie bei GateFirst. Da sagten die Mitbewerber auch, dass es nicht möglich sei, jetzt gehts aber wohl doch. Hat aber halt ne Menge Zeit und Geld gekostet. Gehen und nicht gehen ist halt relativ. Gehen tuts schon .. kostet halt nur ne Menge.

Wird bei FDSOI vermutlich am Ende aufs Gleiche rauslaufen. Vermutlich werden die 20nm Wafer nochmal etwas teurer, da man am (oder laut den Mitbewerbern sogar "unter") dem Limit arbeiten muss.

Immerhin haben sies für 28nm nun schon demonstriert. Das sollte laut den Unkenrufen auch schon nicht klappen, da ist man ja auch schon unter 10nm TSI. Hoffe also, dass sie das letzten Quäntchen auch noch hinbekommen und 20nm FDSOI ne nette Node wird. Ist aber halt pures Wunschdenken ^^

Edit:
Hab gerade gesehen, dass sie da wohl schon was getunt haben. Das PDF war ja von 2011, die Grafik auf Seite 6 sogar von 2009. In dem PDF, das wir hier auch schon besprochen hatte und von Ende 2012 ist:
http://semieurope.omnibooksonline.c...terial_05_Michel.Haond_STMicroelectronics.pdf

Ist die gleiche Grafik, ebenfalls mit Verweis auf das 2009-Ursprungspaper, aber da steht plötzlich BOX = 25nm anstatt 50nm wie im 2011er Paper .. Da haben sie die Sache wohl schon etwas "relaxed" ^^

Edit2: Ach auf der nächsten Folien stehen auch schon die geplanten BOX-Dicken:
In order to keep a constant 100mV/V BF, BOX thickness target is :
28nm node : 20-25nm
20nm node : 15-20nm
14nm node : 10-15nm
10nm node : <10nm
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Nochmal ein Edit bzw. gleich ein neues Posting. Das Paper mit dem Foto hier
Opteron schrieb:
fdsoi61uph.png
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...hatte auch noch die Info, weswegen FDSOI bei 20nm billiger sein soll, als Bulk, habs leider gerade erst gesehen:
As evidenced here, the 20 FDSOI process exhibits for many of the process bricks a simplification from the 20nm Bulk reference process, namely for the Gate brick construction. All source & drain implants (LDD, Pocket, halo, HDD) have been suppressed.This process simplification allows balancing the added cost of the starting UTBB substrate.
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Versteh ich das richtig, billiger quasi wg. Gate-First?
 
Opteron schrieb:
Nochmal ein Edit bzw. gleich ein neues Posting. Das Paper mit dem Foto hier
...hatte auch noch die Info, weswegen FDSOI bei 20nm billiger sein soll, als Bulk, habs leider gerade erst gesehen:
Versteh ich das richtig, billiger quasi wg. Gate-First?
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Danke für das Futter, jetzt werde ich langsam schlauer, aber um so weniger verstehe ich die Aussaggen.

1. Dank Gate-First geht es erstmal teuer los: SiGe Epi für den pMOS. Da wird SiGe wachsen gelassen um die Vt runter zu bekommen. Gate last macht das über das Material der Metallelektroden, bei gate 1st braucht man für die pFET unter dem gate jene SiGe-Schicht. Nur ist das alles andere als FD-SOI freundlich. Diese SiGe-Schicht verdickt das TSi.Vielleicht ätzt man noch das Silizium ein Stück vorher weg, es darf aber auf keine Fall fehlen, sonst funzt die Epi nicht. Bei FD-SOI würde ich daher eher auf gate-last setzen.

2. Alle LDD und die Halos (das war die Stelle an der ich dachte FD SOI hätte was sparen können) werden durch die entsprechenden GP implants ersetzt. Wo ist jetzt der Spareffekt? Die Anforderungen an die Masken (sind jetzt nicht so hoch, kein Immersion, seltenst 193nm) sind exakt die gleichen. Man spart vielleicht jeweils einen Implant?

3. Zusätzlich Maske und Ätzschritt um das BOX an bestimmten Stellen zu entfernen.

4. Raised S/D epi, für die pFETs (SiGe) schon lange Standard um Stress zu erzeugen. Für die nFETs (meist nur Si oder Si mit etwas C) ist es noch nicht so verbreitet, aber z.B. ein Muss für FinFETs und auch FD SOI. Wo ist da der Kostenvorteil? Solche Epi-Abscheidungen sind mit die teuersten Prozesse und aufwändigstens Prozesse gleich nach Immersion-Litho.

5. Der Rest ist wie bulk gate 1st.
 
Danke für das Futter,
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Mach ich doch gerne, ich Danke dafür fürs Erklären :)

Zu 1:
Ja das stand auch woanders bei ner guten Webseite, dass Gate-Last besser wär. Keine Ahnung wieso sie an GF festhalten, wohl nur aus Kostengründen, wenn die Bemerkungen unten stimmen.

2: Jein, da steht im zitierten Text doch "supressed", das würde ich mit "unterdrückt" übersetzten, ergo sie streichen die ganzen Schritte, oder?

Gibt auch noch ne Langfassung der Erklärung, vielleicht hilft die weiter:
Figure 2 summarises the generic FEOL Process
Flow dedicated to the 20nm FDSOI. MEOL and
BEOL are not described here since they are similar
to the reference 20 nm Bulk process [3].
Pink boxes highlight the differences wrt a reference
20nm Bulk flow. First to notice is the use of a
channel SiGe (cSiGe). This layer is mandatory to
access PFET VT reduction and moreover, it will
stress the channel and increase the hole mobility
[4]. Ground Planes (GPN & GPP) are then
implanted at the back BOX/Bulk interface. They act
as a “back gate” for additional VT adjusts [5].
Notice that in contrary to the 20nm Bulk process
which is using a “gate last” process [3], a “gate
first” process is used here, which simplifies a lot the overall gate stack construction. It is worth
noting that the targeted gate CD is at 20 nm.
Raised Source & Drain are processed differently
from the reference 20 nm Bulk Process S & D, i.e.
w/o silicon recess since recess is not possible on
UTBB thin films, where the Silicon film at this step
is 5 to 7nm thick. In-situ P-doped Si (or SiC) is
grown on Si on NFET S & D and in-situ B-doped
SiGe is grown on cSiGe for the PFET S&D as
shown in Figure 3
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Da preisen sie GF mal wieder als viel einfacher als GL an, und erklären den S/D-Prozess, was mir aber nicht viel sagt, Dir aber hoffentlich umso mehr ;-)

Und weil wir gerade dabei sind .. hab mir auch noch das 20nm LPM Paper organisiert, Charakteristika:
In this paper, we present a high performance planar 20nm
CMOS bulk technology for low power mobile (LPM) computing
applications featuring an advanced high-k metal gate (HKMG)
process, strain engineering, 64nm metal pitch & ULK dielectrics.
Compared with 28nm low power technology, it offers 0.55X density
scaling and enables significant frequency improvement at lower
standby power. Device drive current up to 2X 28nm at equivalent
leakage is achieved through co-optimization of HKMG process and
strain engineering. A fully functional, high-density (0.081um
2bit-cell) SRAM is reported with a corresponding Static Noise Margin
(SNM) of 160mV at 0.9V. An advanced patterning and
metallization scheme based on ULK dielectrics enables high
density wiring with competitive R-C.
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ULK ist also wieder mit dabei - allerdings nicht für die erste Metallage M1 sondern erst für die nachfolgenden .. wieso auch immer.
 
Opteron schrieb:
Und weil wir gerade dabei sind .. hab mir auch noch das 20nm LPM Paper organisiert, Charakteristika:
...
ULK ist also wieder mit dabei - allerdings nicht für die erste Metallage M1 sondern erst für die nachfolgenden .. wieso auch immer.
Zum Vergrößern anklicken....
Das paper ist nicht frei zugänglich, schade.
Interessant bei jenem 20nm Süppchen, welches bei GF gekocht werden soll: die Transistordichte ist anscheinend gleich gegenüber dem TSMC 20nm, d.h. (als mittlerweile beste Referenz) in beiden Fällen eine SRAM-Zellgröße von 0.081µm² (wobei der Faktor gegenüber dem jeweiligen 28nm Vorgängerprozess jeweils mit 1.81 und 1.90 angegeben wird). Zum Vergleich: die SRAM-Zellgröße für Intel 22nm wird mit 0.092µm² angegeben.
Für gewagte Performance-Prognosen fehlen leider die entsprechenden Vergleichswerte.

http://techon.nikkeibp.co.jp/english/NEWS_EN/20130226/268112/
 
Zuletzt bearbeitet:
durch die Vorschaufunktion wurden mir meine sonderzeichen verwurschtelt!
Habe das noch geändert. Danke für den Hinweis!
 
Gerade im SA- Forum gesehen:

IBM hat nen 22nm PD-SOI Prozess auf der IEDM 2012 präsentiert. Ging irgendwie unter, Pressematerial gabs nur für den 22nm FDSOI (ETSOI) Prozess ... bisschen komisch.

Daten des PD.SOI Prozesses:
Contacted gate pitch: 100 nm
N-P Active Space: 72
Metal 1-5 Pitch: 80nm
6-7: 144 nm
8-10: 288nm
11-13:640nm
14-15: 2400nm

Furthermore they mention only a 0.59x area scaling from 32nm SOI. That would not be much for a (real) full-node shrink.
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Die 100nm CGP kommen mir irgendwie bekannt vor, eventuell gibts da Ähnlichkeiten zu GFs 28 Prozess, muss man mal nachprüfen hab dazu gerade aber keine Zeit, Freiwillige vor ^^
 
Laut digitimes: "Qualcomm to switch 28nm HKMG wafer orders from TSMC to Globalfoundries, say sources..."

Daraus:

"...Qualcomm reportedly will switch ... 20% of its orders for 28nm HKMG wafers, from Taiwan Semiconductor Manufacturing Company (TSMC) to Globalfoundries starting September 2013
...
capacity utilization rate of TSMC's 28nm process will be able to maintain at 80% in August, but will drop to 75% due in part to dwindling demand and in part to increasing competition
...
Globalfoundries is believed to have offered price incentives ... to win orders from Qualcomm, the sources indicated..."
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Es wird vom 28nm-HKMG-Prozess gesprochen, also vermutlich dem Prozess, den auch AMD für Kaveri nutzen dürfte. Wenn Qualcomm nun rund 1/5 seiner Produktion zu GF transferiert, dann sollte der Prozess auch funktionieren (hoffentlich!).

Obige Message deutet aber implizit schon einen Kapazitäts-Überhang bei den 28nm-Kapazitäten an, wenn TSMC dann nur noch 75%-80% ausgelastet sein sollte. Zudem wird von "price incentives" gesprochen. Fallende Preise bei den 28nm-Wafern sollten AMD durchwegs helfen; inwiefern dann GF auch AMD günstigere 28nm-Waferpreise bieten muss, hängt natürlich von den Vertragsklauseln ab. Wichtig aber: wenn TSMC nun freie Kapazitäten hätte, könnte AMD mehr Produktion zu TSMC auslagern und womöglich Nachverhandlungen mit GF erreichen. Und wenn nun GFs 28nm-Prozess endlich läuft, hat AMD gleichzeitig bessere Verhandlungsbedingungen gegenüber TSMC: statt zu TSMC könnte AMD dann auch Produkte von TSMC weg zu GF verschieben, wohingegen z.B. Nvidia vermutlich noch keine Erfahrungen mit GFs Prozessen haben dürfte.
 
Zuletzt bearbeitet:
Woerns schrieb:
Was macht die Konkurrenz?

Intel breaks ground on 450mm Fab
Intel investiert zwei Milliarden US$ in eine 450mm FAB in Hillsboro, die 2015 online gehen soll.
MfG
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Fab8 von GF ist auch 2012 online gegangen und hat fast 1 jahr gedauert bis was kam aus NY... da Intel normalerweise n bissl flotter ist würde ich trotzdem damit rechnen das vor 2016 da nix in Massproduktion geht...

Gibt es eig. ne Übersicht was wo gefertigt wird bei GF und was in näherer Zukunft geplant ist? Also sowas wie alle SOI Produkte in Dresden und alles ab <=28nm Bulk in NY? Oder wird/wurde in Dresden schon was umgerüstet für z.B. 22nm/14XM ?
 
BavarianRealist schrieb:
wohingegen z.B. Nvidia vermutlich noch keine Erfahrungen mit GFs Prozessen haben dürfte.
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Warum sollten sie es nicht bei GF probiert haben?

nVoodoo schrieb:
Gibt es eig. ne Übersicht was wo gefertigt wird bei GF und was in näherer Zukunft geplant ist? Also sowas wie alle SOI Produkte in Dresden und alles ab <=28nm Bulk in NY? Oder wird/wurde in Dresden schon was umgerüstet für z.B. 22nm/14XM ?
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Also ich denke kaum das NY die 28bk stämmen könnte. Da wird viel aus DD kommen, sehe DD schliesslich als Entwicklungsvater.
 
Zuletzt bearbeitet:
Was man beim googlen alles findet:

http://www.techdesignforums.com/blog/2012/12/11/fd-soi-vs-finfet/

FD-SOi vs finFET trade-offs

Rob Aitken, ARM Fellow, rounded up the proceedings by asking the audience to work with him to compare the features and benefits of planar FD-SOI and bulk finFETs.

For chip designers, protected by the abstraction of the cell library, there’s no advantage either way in terms of ease of design.

For leakage control, FD-SOI wins.

For dynamic power mitigation, voltage scaling is probably better with the finFET.

In terms of supply chain, the bulk finFET wins.

For density, the finFET’s design may give it a slight advantage, although difficulties in contacting the fin may make it marginal.

For manufacturability, the FD-SOI device wins based on existing use of SOI.

For performance, finFETs have more channel, which is good, but their discrete device sizing can prove a design headache.

For design portability, Aitken said that as an ARM employee who spends a lot of time porting designs, his view is “nothing ports anywhere, ever”, but in this case he would give the advantage to FD-SOI for its closeness to the bulk process. For finFETs, he added, you can’t even port schematics to them – it takes a design rethink.

For SRAM support, bit cells are limited in a fin world and so FD-SOI wins on flexbibility.

For analogue support, the discrete device sizes of finFETs limit analogue design option in theory, although Aitken say that in practice most devices are so big that it doesn’t really matter whether you build them with, for example, 106 or 107 fins rather than an optimal 106.5.

For future scaling, Aitken gave the advantage to the finFET.

Horacio Mendez, executive director of the SOI Industry Consortium, concluded by saying that moving to FD planar devices is a step on the road to the use of finFETs, either on bulk or eventually on oxide.

“For today, a planar FD approach gives better time to market at lower risk.”
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http://www.techdesignforums.com/blog/2013/06/05/finfet-processes-optimsation/

-> bekanntes nochmal zusammengefasst.
 
Woerns schrieb:
Was macht die Konkurrenz?

Intel breaks ground on 450mm Fab
Intel investiert zwei Milliarden US$ in eine 450mm FAB in Hillsboro, die 2015 online gehen soll.
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Hab leztzens nen Vortrag des GF Chefs auf YT angeschaut, irgendeine Keynote, da sagte er zu 450nm, dass sie im 450er Konsortium seien, nicht die ersten sein werden, die ne 450er Fab bauen, aber auch nicht die letzten, die ne neue 300er Fab bauen. mehr wollte er nicht sagen ... wie üblich recht schwammig, aber besser als nichts ^^
Markus Everson schrieb:
Was man beim googlen alles findet:

http://www.techdesignforums.com/blog/2012/12/11/fd-soi-vs-finfet/
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Fühl mich zwar jetzt schlecht, wenn ich Dich schon wieder tadeln muss .. aber ... das hatten wir hier:
http://www.planet3dnow.de/vbulletin/showthread.php?p=4704923#post4704923

Hatte damals auch die betreffende Folie gepostet:

arm-soifinfetfuurj.png
 
Einblicke in die 32nm Probleme und das Dilemma im IBM-Fab-Club:
Its not just "high performance processors". It is processors with so much leakage current (despite SOI) that they generally are designed with the expectation that they will be water-cooled (in server environment) to keep the temperature low enough that the static leakage power doesn't go sky high.

Not many people can use that type of leaky process tech for air-cooled processors, even if they are going to be plugged into a desktop form factor.

But it is more than that - materials choices are ALWAYS based on what IBM's researchers have already booked the IP for (outside of the CMOS R&D area, meaning TJ Watson Center and so on)

That was the precise cause of the 32nm delay, a BEOL dielectric selection foisted onto the fab club because IBM wanted to go with their internally developed version of the dielectric material because they could build-in licensing requirements for the fab-club members.

(people in this forum probably don't know this, but joining the fab club and paying your dues only gives you access to the process flow itself, but anything used in the process flow - like specific dielectrics and so forth - that are separately developed by other R&D centers within IBM are not "free", IBM further charges its fab club members licensing fees to use those materials in the course of their own internal production fabs)

That's great if IBM's obvious conflict of interest there doesn't come with Achilles heel's in terms of the materials simply not working...but that is precisely what happened at 32nm. The dielectric did not have the mechanical strength necessary after being exposed to the process flow itself such that it could survive the rigors of packaging without resulting in an unacceptably high in-field failure rate.

That decision, made solely by IBM and literally passed down to the fab club members via "edict", set 32nm back nearly 6 months at GloFo as the production engineers in Dresden had to patch and bandaid the process to get it to the point where it was compatible with the delicate nuances of IBM's dielectric.

And the kicker there was once the Dresden engineers fixed the problem, IBM's fab club licensing required GF to disseminate the fix to IBM and all the other fab club members, and yet GF still had/has to pay IBM the licensing dues for using the dielectric still.

Once you have a little real-world "in the trenches" context to put some of the history into perspective it will suddenly start to make sense why GF is putting so much money into their NY fab campus in preparation for separation from the fab club.
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Das "Dielektric" um das es da geht sollte ULK gewesen sein ...

Sieht wohl echt so aus, dass es besser für GF ist, sich von IBM zu emanzipieren, das bringt wohl wirklich nichts mehr ... AMDs Position war bei der ganzen Sache wohl auch noch schlechter, wenn GF schon so wenig Einfluß hat, hat AMD in Sachen "gemeinsamer SHP-Prozess" sicherlich noch weniger zu melden.

Frage mich jetzt, ob das ne indirekte Rache an AMD ist, dass sie in der OpenPower-Club mit nVidia zusammenarbeiten *chatt*
Aber gut, im professionellen HPC-Bereich ist nvidia auch deutlich besser aufgestellt, muss man ihnen schon zurechnen.
 
Die Story ist im Wesentlichen ja schon länger bekannt. Mich würde eigentlich mehr interessieren, wie es mit 28 nm Bulk ausschaut und ob dort immer noch die gleichen Probleme mitgeschleppt werden wie bei 32 nm SOI.
 
Welche Probleme meist du speziell?
Wenn wir uns mal Llano und Trinity vergleichen hat sich doch schon viel verbessert. Am ULK, wie oben beschrieben, wird es nicht liegen. Den den Speed bringen die 32nm.
 
Für meinen Geschmack skaliert die 32 nm SOI Fertigung einfach nicht gut, was sich speziell bei hohen Taktraten immer deutlicher bemerkbar macht. Zudem taktet Llano eher schlechter als die alten 45 nm K10. Und die Spannungen sind immer noch zu hoch. Ich denke nicht, dass GloFo die fehlerhafte Fertigung von IBM wirklich "gefixt" hat. Ich denke, das war maximal Schadensbegrenzung. Es wäre halt mal interessant zu erfahren, ob 28 nm Bulk von Beginn an mit den gleichen Problemen zu kämpfen hatte. Bzw ob man erst bis zum nächsten Node auf einen grundsätzlich besseren Prozess warten muss.
 
Klar skaliert 32nm toll ... aktuell sogar bis 5 GHz ... nur die Verlustleistung halt ... ist ja genau der Punkt, den im Zitat mit der Wasserkühlung angesprochen ist.
Llano würde ich nicht mehr als Maßstab nehmen, das waren die ersten Versuchskaninchen für 32nm .. AMD war damals wahrscheinlich froh, dass es überhaupt lief.

Bei 28nm bulk .. tja .. ist jetzt die Frage, was mit dem ULK nun ist. Vielleicht haben sies ja jetzt endlich hinbekommen, aber mechanische Stabilität bei 28nm zu garantieren, stell ich mir nicht einfach vor...

Leider gibts auf der GF-Seite ja keine aktuellen Infos :(
Die haben letztens erst nen Twitter abgesetzt, so nach dem Motto" wussten sie schon, dass sie sich auf unserer Webseite über unsere Prozesse informieren können?" .. ja ne ... was sie nicht sagen ... *chatt*
 
Nachdem der 32nm Prozess ursprünglich für ULK ausgelegt war(?), ändern sich sämtliche Kennzahlen wenn das ULK herausgenommen wird, d.h. die für schnelle Schaltzeiten ausgelegten Tranistoren "ziehen" auf einmal mehr als geplant. So liest sich das zumindest.
 
Na ja ein BD mit ULK hätte 1.) einen höheren Uncore-Takt gehabt und 2.) deutlich weniger Verlustleistung erzeugt. Damit wär das Ding in Rev.C richtig witzig gewesen. Ein 9370 mit 125W war sicher drin.
So aber musste AMD BD nochmal umdesignen, kein Wunder, dass er später kam.
Jetzt bleibt die Frage, was 28nm SHP in Wirklichkeit ist. Wie gesagt, man muss immer die Zeitkomponente mit einrechnen. Als bekannt wurde, dass 32nm nicht mit ULK laufen, liefen die Entwicklungen für 22nm in Kooperation mit IBM auf Hochtouren. Das wird man nicht einfach über den Haufen werfen, zumal die Entwicklung eines ganz eigenen Fertigungsprozesses a.) erheblich Zeit gekostet hätte und b.) erheblich Mittel gekostet hätte, die AMD nicht hat. Ergo ist 28nm SHP mit hoher Wahrscheinlichkeit doch der ursprüngliche 22nm-Prozess, maximal wurde er modifiziert.
 
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