Neuer Artikel: Der HyperTransport-Link
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Seit dem <a href="http://www.planet3dnow.de/artikel/hardware/a7n266/index.shtml">NVIDIA nForce420 Chipsatz</A>, spätestens jedoch seit der Einführung des <a href="http://www.planet3dnow.de/artikel/hardware/opteronlinux/index.shtml">AMD Opteron Prozessors</a> ist der Begriff HyperTransport-Protokoll oder HyperTransport-Link in aller Munde. Daß es sich dabei um einen Kommunikations-Pfad handelt, um im Rechner verschiedene Komponenten miteinander zu vernetzen (z.B. North- und Southbridge oder zwei Prozessoren), ist allgemein bekannt.
Ein Mysterium dagegen sind immer wieder die technischen Finessen, die Features und - nicht zu vergessen - die Gründe, weshalb AMD ein scheinbar simples Busprotokoll sogar in den Marketing-Mappen derart in den Vordergrund rückt.
Auf Planet 3DNow! hat es Tradition, daß in unseren Artikeln hin und wieder auch Community-Member in Funktion eines Gast-Redakteurs zu Wort kommen. Heute hat sich Leser Bokill mit diesem Thema befasst. Hier ein kleiner Auszug:<ul><i>Ein weiteres Beispiel für diese Art von Baustein ist der AMD-8111 der den IDE-Controller, USB, PCI und andere Altlasten mit Daten versorgt. Weil viele andere Schnittstellen hier Kontakt suchen, wird dies auch als HyperTranspor I/O Hub verkauft.
II. Tunnel (Tunnel) : Der Datenstrom fließt hier breit durch, der Baustein nimmt nur die Daten aus dem Informationsstrom heraus, die nur für ihn bestimmt waren. Dadurch werden andere angeschlossene HTr Chips entlastet, der AMD-8111 (I/O Hub) bekommt so gar nichts mit von den AGP Datenströmen des AMD-8151 (AGP-Tunnel). Ein Beispiel dafür ist der AGP Baustein von AMD, der AMD AMD-8151 und die PCI-X Lösung von AMD den AMD-8131. </i></ul>Nun aber genug der Vorrede. Hier geht's zum Artikel:<ul><li><a href="http://www.planet3dnow.de/artikel/diverses/ht/index.shtml">Der Hypertransportlink; AMD’s Unabhängigkeitserklärung</a></li></ul>Viel Vergnügen beim Lesen...
Ein Mysterium dagegen sind immer wieder die technischen Finessen, die Features und - nicht zu vergessen - die Gründe, weshalb AMD ein scheinbar simples Busprotokoll sogar in den Marketing-Mappen derart in den Vordergrund rückt.
Auf Planet 3DNow! hat es Tradition, daß in unseren Artikeln hin und wieder auch Community-Member in Funktion eines Gast-Redakteurs zu Wort kommen. Heute hat sich Leser Bokill mit diesem Thema befasst. Hier ein kleiner Auszug:<ul><i>Ein weiteres Beispiel für diese Art von Baustein ist der AMD-8111 der den IDE-Controller, USB, PCI und andere Altlasten mit Daten versorgt. Weil viele andere Schnittstellen hier Kontakt suchen, wird dies auch als HyperTranspor I/O Hub verkauft.
II. Tunnel (Tunnel) : Der Datenstrom fließt hier breit durch, der Baustein nimmt nur die Daten aus dem Informationsstrom heraus, die nur für ihn bestimmt waren. Dadurch werden andere angeschlossene HTr Chips entlastet, der AMD-8111 (I/O Hub) bekommt so gar nichts mit von den AGP Datenströmen des AMD-8151 (AGP-Tunnel). Ein Beispiel dafür ist der AGP Baustein von AMD, der AMD AMD-8151 und die PCI-X Lösung von AMD den AMD-8131. </i></ul>Nun aber genug der Vorrede. Hier geht's zum Artikel:<ul><li><a href="http://www.planet3dnow.de/artikel/diverses/ht/index.shtml">Der Hypertransportlink; AMD’s Unabhängigkeitserklärung</a></li></ul>Viel Vergnügen beim Lesen...
slaughty
Vice Admiral Special
Gut und verständlich geschrieben, danke für den Artikel 
AMD_Feuerspucker
Grand Admiral Special
Jup, vielen Dank!
[TGF]Pretender
Lieutnant
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wirklich gut geschriebener Artikel, sowas würde ich gerne öfter lesen, gerade in Bezug auf die guten Erklärungen...
würdet ihr sowas vielleicht auch für kommende Grafikkarten oder ähnliches machen?
würdet ihr sowas vielleicht auch für kommende Grafikkarten oder ähnliches machen?
Opteron
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Waa jetzt auch noch einen Artikel von bokill 
Hihi, ne nur Spass, ein Sonderlob auch von mir für die viele Arbeit, die das bestimmt gekostet hat. Aber einen klitzekleinen Makel habe ich entdeckt
:
Die Meldung ist vom Mai 2002, also sollte das doch demnächst mal Einsatzgebiete in der Praxis finden. Das Praktische an HTr dabei ist: AMD kann das neue 2.0 Protokoll einfach in neue Hammer Revisions einbauen, die laufen dann auch wunderprächtig mit den alten Chipsätzen. Wenn der Opteron aber einen neuen Chipsatz zur Seite bekommt, schaltet er einen Gang höher auf HTr. 2.0 Genau das gleiche (nur im Kleinem) passiert ja auch bei der schon bekannte HTr. Geschwindigkeitserhöhung auf 1 GHz für den S939 (vorraussichtlich im März). In alten Boards funktioniert der Chip mit 800 Mhz, in der neuen Umgebung kann er die 1 GHz Anbindung nutzen. Könnte also wirklich nach einem langen S940 Leben ausschauen
ciao
Alex
Hihi, ne nur Spass, ein Sonderlob auch von mir für die viele Arbeit, die das bestimmt gekostet hat. Aber einen klitzekleinen Makel habe ich entdeckt
:
[Ersenzähl] 12,8 GByte == doppelte Bandbreite eines Opterons ? Wie Du schon vorher richtig geschrieben hast, der Opteron hat 3 HTr links, das kommt nicht ganz hin[/Erbsenzähl] Was aber wichtiger ist, Du vergißt dabei Hypertransport 2.0. Das bald präsentiert werden sollte(spätestens dann wenn auf Dual-DDR2 umgestiegen wird), damit benötigt man keine 32bit links für die Geschwindigkeitsverdoppelung: cnet Artikel von Januar 2003 Auszug:
Eine (noch älterer) heise ticker Meldung hat auch ein paar Infos :
Alles klar, oder
Die Meldung ist vom Mai 2002, also sollte das doch demnächst mal Einsatzgebiete in der Praxis finden. Das Praktische an HTr dabei ist: AMD kann das neue 2.0 Protokoll einfach in neue Hammer Revisions einbauen, die laufen dann auch wunderprächtig mit den alten Chipsätzen. Wenn der Opteron aber einen neuen Chipsatz zur Seite bekommt, schaltet er einen Gang höher auf HTr. 2.0 Genau das gleiche (nur im Kleinem) passiert ja auch bei der schon bekannte HTr. Geschwindigkeitserhöhung auf 1 GHz für den S939 (vorraussichtlich im März). In alten Boards funktioniert der Chip mit 800 Mhz, in der neuen Umgebung kann er die 1 GHz Anbindung nutzen. Könnte also wirklich nach einem langen S940 Leben ausschauen ciao
Alex
1. dank an bokill für den artikel...
2. ein paar bemerkungen:
- ich Glaube die Kosten für die Mitgliedschaft im HTr Konsortium wurden mal mit 5000$ pro Jahr angegeben. Lächerlich wenig dafür, daß man nicht nur eine technisch gute Lösung für überall vorhandene Bandbreitenprobleme bekommt, sondern vor allem sich auch nicht in Lizenzabhängigkeiten (technisch, finanziell und juristisch) begeben muß gegenüber Marktführern. Ich meine mich zu entsinnen, wie es eines Tages auf einmal hieß, HTr sei doch gar keine (geplante) Konkurrenz zu PCI-Express von Intel. Man kann das so sehen, doch dies war natürlich vor allem Politik und Marketing. Dannach konnte jede Firma für lächerliche 5000$ "mitmachen", ohne sich den Zorn von Intel zurecht vorhalten zu müssen, also die Hände in Unschuld waschen. Denn: natürlich , auch wenn HTr so wunderbar als "nur" Ergänzung zu allen I/O-Fragen paßt, Intel war bestimmt nicht erfreut darüber - gerade wegen der Flexibilität. Intel lebt als Marktführer davon, die Standards zu setzen (denen die anderen Folgen müssen), dadurch einen technologischen Vorsprung zu behalten (und sich auch immer zu sichern) - und sicher nebenbei auch noch Lizenzgebühren zu erhalten oder sich einfach die notwendigen Bausteine (für I/O) bezahlen zu lassen. Man braucht sich in der Vergangenheit nur anschauen, wie Intel den Mainboardmarkt aufmischte bzw. übernahm und es sogar beim Grafikmarkt versuchten...
- die Gesamtbandbreite bei einem Multiprozessorsystem sagt schon viel über die Leistungsfähigkeit aus. Deswegen finde ich das Wort "Milchmädchenrechnung" ein wenig unangebracht. Vor uns Normaluser ist es halt unwichtig, aber das wird ja auch gesagt.
- es müßte wohl eher heißen "Speicherlatenzen untertreffen" und eben nicht "übertreffen". Wenn auch der erste Grund für die niedrigen Latenzzeiten der integrierte Memory Controller ist, so stimmt der Hinweis auf HTr hier dennoch, auch wenn es meines Erachtens zu wenig hervorgehoben wurde. AMD trennt den I/O Datenverkehr (der nun über HTr läuft) ja komplett ab vom Datenverkehr zum RAM selbst. Somit steht die verfügbare Bandbreite des RAMs ja tatsächlich der CPU auch zur Verfügung. Wenn ich Memory Benches sehe, dann frage ich mich daher immer wieder mal, ob denn die für ein P4 System angebene Bandbreite nicht eigentlich Augenwischerei ist. Denn sobald ich Grafikkarte über AGP und anderes über PCI bedienen muß, veringert sich die Bandbreite, die vom FSB überhaupt noch für das RAM vorhanden ist. Zwar mögen das vielleicht maximal 10% von sagen wir mal rund 4,5GByte/sec sein - aber, viel entscheidener, es erhöht immens die durchschnittlichen Latenzzeiten zum RAM, wenn zwischendurch immer mal irgendwelche Daten für ganz andere Zecke "im Wege liegen". Was macht Intel daher: zum einen bauten sie eine extra Anbindung für 1GBit Netzwerk (habe da den Namen vergessen) und zum anderen wollen sie die vielen kleinen, kurzen Zugriffe auf den AGP minimimieren, indem sie diese erst Speichern (Buffern) und dann größeren Paketen abschicken (ähnlich einem Burst). Sind natürlich Krücken, solche Sachen, mit denen sich AMD nicht mehr rumschlagen muß. Und auch nicht mehr die Chipsatzhersteller wie VIA und ALI. Sie alle brauchen nur den HTr-Link beschleunigen - und machen so jede Krücke von Intel wett. Intel käme erst auf gleiches Niveau, wenn sie ebenfalls I/O von RAM abkoppeln - also wohl auch erst dann, wenn sie denn Memory-Conroller einbauen würden. Der Witz aber dann: ein P4 mit 20% weniger Takt wäre so schnell, wie die jetzigen. Und so heiß...Pech gehabt. LOL
2. ein paar bemerkungen:
- ich Glaube die Kosten für die Mitgliedschaft im HTr Konsortium wurden mal mit 5000$ pro Jahr angegeben. Lächerlich wenig dafür, daß man nicht nur eine technisch gute Lösung für überall vorhandene Bandbreitenprobleme bekommt, sondern vor allem sich auch nicht in Lizenzabhängigkeiten (technisch, finanziell und juristisch) begeben muß gegenüber Marktführern. Ich meine mich zu entsinnen, wie es eines Tages auf einmal hieß, HTr sei doch gar keine (geplante) Konkurrenz zu PCI-Express von Intel. Man kann das so sehen, doch dies war natürlich vor allem Politik und Marketing. Dannach konnte jede Firma für lächerliche 5000$ "mitmachen", ohne sich den Zorn von Intel zurecht vorhalten zu müssen, also die Hände in Unschuld waschen. Denn: natürlich , auch wenn HTr so wunderbar als "nur" Ergänzung zu allen I/O-Fragen paßt, Intel war bestimmt nicht erfreut darüber - gerade wegen der Flexibilität. Intel lebt als Marktführer davon, die Standards zu setzen (denen die anderen Folgen müssen), dadurch einen technologischen Vorsprung zu behalten (und sich auch immer zu sichern) - und sicher nebenbei auch noch Lizenzgebühren zu erhalten oder sich einfach die notwendigen Bausteine (für I/O) bezahlen zu lassen. Man braucht sich in der Vergangenheit nur anschauen, wie Intel den Mainboardmarkt aufmischte bzw. übernahm und es sogar beim Grafikmarkt versuchten...
- die Gesamtbandbreite bei einem Multiprozessorsystem sagt schon viel über die Leistungsfähigkeit aus. Deswegen finde ich das Wort "Milchmädchenrechnung" ein wenig unangebracht. Vor uns Normaluser ist es halt unwichtig, aber das wird ja auch gesagt.
- es müßte wohl eher heißen "Speicherlatenzen untertreffen" und eben nicht "übertreffen". Wenn auch der erste Grund für die niedrigen Latenzzeiten der integrierte Memory Controller ist, so stimmt der Hinweis auf HTr hier dennoch, auch wenn es meines Erachtens zu wenig hervorgehoben wurde. AMD trennt den I/O Datenverkehr (der nun über HTr läuft) ja komplett ab vom Datenverkehr zum RAM selbst. Somit steht die verfügbare Bandbreite des RAMs ja tatsächlich der CPU auch zur Verfügung. Wenn ich Memory Benches sehe, dann frage ich mich daher immer wieder mal, ob denn die für ein P4 System angebene Bandbreite nicht eigentlich Augenwischerei ist. Denn sobald ich Grafikkarte über AGP und anderes über PCI bedienen muß, veringert sich die Bandbreite, die vom FSB überhaupt noch für das RAM vorhanden ist. Zwar mögen das vielleicht maximal 10% von sagen wir mal rund 4,5GByte/sec sein - aber, viel entscheidener, es erhöht immens die durchschnittlichen Latenzzeiten zum RAM, wenn zwischendurch immer mal irgendwelche Daten für ganz andere Zecke "im Wege liegen". Was macht Intel daher: zum einen bauten sie eine extra Anbindung für 1GBit Netzwerk (habe da den Namen vergessen) und zum anderen wollen sie die vielen kleinen, kurzen Zugriffe auf den AGP minimimieren, indem sie diese erst Speichern (Buffern) und dann größeren Paketen abschicken (ähnlich einem Burst). Sind natürlich Krücken, solche Sachen, mit denen sich AMD nicht mehr rumschlagen muß. Und auch nicht mehr die Chipsatzhersteller wie VIA und ALI. Sie alle brauchen nur den HTr-Link beschleunigen - und machen so jede Krücke von Intel wett. Intel käme erst auf gleiches Niveau, wenn sie ebenfalls I/O von RAM abkoppeln - also wohl auch erst dann, wenn sie denn Memory-Conroller einbauen würden. Der Witz aber dann: ein P4 mit 20% weniger Takt wäre so schnell, wie die jetzigen. Und so heiß...Pech gehabt. LOL
provoziert lange Antworten
@Opteron
Alles berechtigte Einwände!
Bandbreite des HTr bezog sich auf einen einzigen HTr- Link aber ich denk dies brauche ich ja dir Opteron ja nicht erzählen
HTr Version2, stimmt ja alles... irgendwo musste ich aber zwischen derzeitigem Stand und Anwendung/Verbreitung auswählen. Die Option die Anzahl der der Verbindungen zu erhöhen war schon von Anfang an da.
Ich denke AMD hat sich da so einige Tricks aus der Analogwelt abgeschaut und sie sehr geschickt in HTr integriert. "Rauschunterdrückung" (Pre- und Deemphasis)ist erst noch im kommen.
Versionsmischmasch ist zulässig, zwar werden die alten Chips nicht schneller, aber sie bremsen die neuen Chips nicht weiter aus. Bei PCI reicht es aus in einem 66MHz PCI System eine 33MHz Karte reinzudrücken und bums... ist die Bandbreite des Systems halbiert.
THX@Alex
@Treverer
THX für die weiteren Infos, wo sind die Infos zur Beitrgasgebühr? Muss ich irgendwie überlesen haben. Ganz umsonst sind sie auch nicht.
Der zweite grosse Witz ist... Intel hatte schon sehr früh eine CPU (Timna) mit integriertem Speicherkontroller in Planung...
Das RAMBUS- Desaster zeigt auch jetzt noch schwere Spuren
THX@Treverer und den vielen anderen...
Der Artikel wurde erst durch die P3D Cummunity ermöglicht
Kann dies nicht oft genug sagen.
MFG Bokill
@Opteron
Alles berechtigte Einwände!
Bandbreite des HTr bezog sich auf einen einzigen HTr- Link aber ich denk dies brauche ich ja dir Opteron ja nicht erzählen
HTr Version2, stimmt ja alles... irgendwo musste ich aber zwischen derzeitigem Stand und Anwendung/Verbreitung auswählen. Die Option die Anzahl der der Verbindungen zu erhöhen war schon von Anfang an da.
Ich denke AMD hat sich da so einige Tricks aus der Analogwelt abgeschaut und sie sehr geschickt in HTr integriert. "Rauschunterdrückung" (Pre- und Deemphasis)ist erst noch im kommen.
Versionsmischmasch ist zulässig, zwar werden die alten Chips nicht schneller, aber sie bremsen die neuen Chips nicht weiter aus. Bei PCI reicht es aus in einem 66MHz PCI System eine 33MHz Karte reinzudrücken und bums... ist die Bandbreite des Systems halbiert.
THX@Alex
@Treverer
THX für die weiteren Infos, wo sind die Infos zur Beitrgasgebühr? Muss ich irgendwie überlesen haben. Ganz umsonst sind sie auch nicht.
Sie ist Augenwischerei, bzw. die Angabe des "PSB" vom P4
Der zweite grosse Witz ist... Intel hatte schon sehr früh eine CPU (Timna) mit integriertem Speicherkontroller in Planung...
Das RAMBUS- Desaster zeigt auch jetzt noch schwere Spuren
THX@Treverer und den vielen anderen...
Der Artikel wurde erst durch die P3D Cummunity ermöglicht
Kann dies nicht oft genug sagen.
MFG Bokill
SchwarzeSonne
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Naja,der Artikel ist relativ zusammenhangslos gegliedert. DVon allem etwas, aber davon zu wenig. Für den ersten Artikel trotzdem nicht schlecht. Wenn du Anregungen brauchst, wies besser gemacht werden hätte können, dann empfehle ich dir den Artikel auf www.tecchannel.de über HT. Bei deinem Artikel ist zu viel Standardwissen drin. Ich denke Planet3D- Leser hätten gerne darüber hinaus Infos und technische Backgrounds. Hoffe, du nimmst meine Kritik nicht negativ auf, aber nur Lob wäre fehl am Platz, da es nicht konstruktiv ist.
Ich fand den Artikel sehr informativ, zumal ich mich über die Entwicklung der Bussysteme noch nicht informatiert hatte.
Leider war ich bis jetzt so blauäugig zu hoffen das es auch PCI Express für AMD Chipsätze geben wird.
Nun scheint das ja eher unwahrscheinlich zu sein falls AMD nicht an der Entwicklung beteitigt ist.
Naja mal schauen was das Jahr so an Überraschungen bringt.
Leider war ich bis jetzt so blauäugig zu hoffen das es auch PCI Express für AMD Chipsätze geben wird.
Nun scheint das ja eher unwahrscheinlich zu sein falls AMD nicht an der Entwicklung beteitigt ist.
Naja mal schauen was das Jahr so an Überraschungen bringt.
AMD ist "zufällig" Wer ist Rainer Zufall? auch im PCI- Express Konsortium drin in der PCI- SIG (Oder so wie diese Vereinigung sich nennt).
Man pappt ganz schlicht einen kleinen schwarzen Käfer für den PCI- Express rein... und verlegt die entsprechenden Leitungen und... schwupps ist die PCI- Expressfunktionalität da.
Das ist ja das nette am Hypertransportlink... man kann Modulweise ergänzen, wie es der Mainboardhersteller haben will.
MFG Bokill
Man pappt ganz schlicht einen kleinen schwarzen Käfer für den PCI- Express rein... und verlegt die entsprechenden Leitungen und... schwupps ist die PCI- Expressfunktionalität da.
Das ist ja das nette am Hypertransportlink... man kann Modulweise ergänzen, wie es der Mainboardhersteller haben will.
MFG Bokill
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SchwarzeSonne
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Keine Frage, wenn man sich noch nicht mit Bussystemen beschäftigt hat, so wie du, wie du selber sagst, dann ist der Artikel als Informativ einzustufen. Nur denke ich, sind die meisten Leser von P3D bereits ausreichend über diese Grundlagen HT betreffend informiert. Wegen deinen Ängsten, PCI Express könnte nur auf Intel- Systemen kommen, kann ich dich beruhigen. PCI Express ist nichts anderes als der Nachfolger des PCI- Standards, den es ja auch plattformübergreifend gibt. PCI Express ist dabei in der Southbridge der Chipsätze der verschiedenen Anbieter integriert, falls es sich nicht um eine 1- Chip- Lösung handelt. Eine Beispiel aus einem HardTecs4U- News- Posts:
"Auch SiS mit PCI-Express
Nachdem sich VIA mit seiner kommenden VT8251-Southbridge bereits die Unterstützung von PCI-Express auf die Fahnen geschrieben hat, wird mit SiS der zweite große taiwanesische Chipsatzhersteller die neue Schnittstelle natürlich auch in seinen neuen Produkten unterbringen. So wird die heute angekündigte SiS965L-Southbridge zwei PCI-Express-Ports mitbringen, die weiteren Features umfassen 8 USB2.0-Ports, 8-Kanal-Sound, 10/100 Mbit LAN, 2x Serial-ATA inkl. Hot-Plugging und 4x Parallel-ATA. Die Kompatibilität zu den aktuellen SiS-Chipsätzen für AMD's Athlon XP und 64 sowie Intels Pentium 4 ist dabei gewährleistet."
"Auch SiS mit PCI-Express
Nachdem sich VIA mit seiner kommenden VT8251-Southbridge bereits die Unterstützung von PCI-Express auf die Fahnen geschrieben hat, wird mit SiS der zweite große taiwanesische Chipsatzhersteller die neue Schnittstelle natürlich auch in seinen neuen Produkten unterbringen. So wird die heute angekündigte SiS965L-Southbridge zwei PCI-Express-Ports mitbringen, die weiteren Features umfassen 8 USB2.0-Ports, 8-Kanal-Sound, 10/100 Mbit LAN, 2x Serial-ATA inkl. Hot-Plugging und 4x Parallel-ATA. Die Kompatibilität zu den aktuellen SiS-Chipsätzen für AMD's Athlon XP und 64 sowie Intels Pentium 4 ist dabei gewährleistet."
@SchwarzeSonne
Wenn`s Standardwisse gewesen wäre, hätte ich den Artikel ja nicht schreiben brauchen
Dein Einwand mit den technischen Kenndaten ist aber berechtigt!
Aber ein wichtiges Anliegen war, eben auch die Marktpolitische Bedeutung hervorzuheben.
Selbst wenn AMD sterben sollte, der Hypertransportlink wird dennoch weiterleben. Der ist nun in seiner weiteren Entwicklung auf breiten Beinen gestellt.
Viel breiter wie es intel nur wünschen könnte. PCI war ja nicht nur eine Busverbindung, sondern ein Baustein zur Gesamtheit der Systemarchitektur.
PCI- Express ist tendenziell marktechnisch genauso konzipiert, nur da spuckt AMD/Hypertransportkonsortium in die Marketingstrategie von Intel.
Für alle HTr- Nutzer ist PCI- Express lediglich eine Steckkartenverbindung
MFG Bokill
Wenn`s Standardwisse gewesen wäre, hätte ich den Artikel ja nicht schreiben brauchen
Dein Einwand mit den technischen Kenndaten ist aber berechtigt!
Aber ein wichtiges Anliegen war, eben auch die Marktpolitische Bedeutung hervorzuheben.
Selbst wenn AMD sterben sollte, der Hypertransportlink wird dennoch weiterleben. Der ist nun in seiner weiteren Entwicklung auf breiten Beinen gestellt.
Viel breiter wie es intel nur wünschen könnte. PCI war ja nicht nur eine Busverbindung, sondern ein Baustein zur Gesamtheit der Systemarchitektur.
PCI- Express ist tendenziell marktechnisch genauso konzipiert, nur da spuckt AMD/Hypertransportkonsortium in die Marketingstrategie von Intel.
Für alle HTr- Nutzer ist PCI- Express lediglich eine Steckkartenverbindung
MFG Bokill
SchwarzeSonne
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Ich meinte mit Grundlagen schon das Richtige. Für einen Hardwaretechnisch nicht bewanderten Menschen, der den PC nur zum spielen nutzt, ist dein Artikel sicher Neuland. Jedoch als Artikel über HT geht er nicht über Grundlagen über diese Technologie hinaus. Dass du damit die marktpolitische Bedeutung hervorheben wolltest finde ich jedoch schon sehr gut. Denn die hat HT zweifellos.
SchwarzeSonne
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Das HyperTransport-Konsortium erweitert seinen I/O-Standard um vier wichtige Features. So erlaubt die neue Spezifikation 1.05 nun Switches, Support von PCI-X 2.0, 64-Bit-Adressen und eine erhöhte Anzahl gleichzeitiger Datentransfers.
Bei HyperTransport handelt es sich um einen I/O-Bus, der Punkt-zu-Punkt-Verbindungen mit variabler Bitbreite erlaubt. Beispielsweise verbindet bei NVIDIAs nForce2 eine HyperTransport-Schnittstelle die North- und Southbridge. AMDs Athlon 64 verfügt ebenfalls über ein HyperTransport-Interface.
Die neue Switch-Funktionalität der Spezifikation 1.05 erlaubt die Kommunikation beliebig vieler Geräte via HyperTransport. Lokale Verbindungen zwischen zwei Devices sollen dabei sehr niedrige Latenzzeiten aufweisen. Der HyperTransport-Switch wird vom System wie ein Ast mit PCI-kompatiblen Geräten gesehen. Die Partitionierung des Switches in mehrere separate Zweige ist zusätzlich möglich.
Über den Switch lassen sich auch PCI-X-2.0-Devices direkt an Systeme mit HyperTransport anbinden. Entsprechend erweiterte das Konsortium das Fehlerprotokoll. Vier KByte große Konfigurations-Datenblöcke von PCI-X-2.0-Geräten werden durch die Spezifikation 1.05 ebenso unterstützt wie 128 Byte lange Burstmeldungen.
In der 1.0-Spezifikation erlaubt HyperTransport maximal 40 Bit breite Adressen. Die 1.05er Version erweitert den Adressraum auf 64 Bit. Statt ein Terabyte sind damit bis zu 16 Exabyte große Speichermodelle möglich.
Durch die vierte Ergänzung der HyperTransport-Spezifikation steigt die Parallelität der Datentransaktionen: Eine Verbreiterung des SrcTag-Feldes von 5 auf 10 Bit erhöht die maximale Anzahl der ausstehenden Transaktionen von 32 auf 1024 pro Device.
Die HyperTransport-I/O-Link-Spezifikation der Version 1.05 bleibt abwärtskompatibel zum bisherigen Standard.
Bei HyperTransport handelt es sich um einen I/O-Bus, der Punkt-zu-Punkt-Verbindungen mit variabler Bitbreite erlaubt. Beispielsweise verbindet bei NVIDIAs nForce2 eine HyperTransport-Schnittstelle die North- und Southbridge. AMDs Athlon 64 verfügt ebenfalls über ein HyperTransport-Interface.
Die neue Switch-Funktionalität der Spezifikation 1.05 erlaubt die Kommunikation beliebig vieler Geräte via HyperTransport. Lokale Verbindungen zwischen zwei Devices sollen dabei sehr niedrige Latenzzeiten aufweisen. Der HyperTransport-Switch wird vom System wie ein Ast mit PCI-kompatiblen Geräten gesehen. Die Partitionierung des Switches in mehrere separate Zweige ist zusätzlich möglich.
Über den Switch lassen sich auch PCI-X-2.0-Devices direkt an Systeme mit HyperTransport anbinden. Entsprechend erweiterte das Konsortium das Fehlerprotokoll. Vier KByte große Konfigurations-Datenblöcke von PCI-X-2.0-Geräten werden durch die Spezifikation 1.05 ebenso unterstützt wie 128 Byte lange Burstmeldungen.
In der 1.0-Spezifikation erlaubt HyperTransport maximal 40 Bit breite Adressen. Die 1.05er Version erweitert den Adressraum auf 64 Bit. Statt ein Terabyte sind damit bis zu 16 Exabyte große Speichermodelle möglich.
Durch die vierte Ergänzung der HyperTransport-Spezifikation steigt die Parallelität der Datentransaktionen: Eine Verbreiterung des SrcTag-Feldes von 5 auf 10 Bit erhöht die maximale Anzahl der ausstehenden Transaktionen von 32 auf 1024 pro Device.
Die HyperTransport-I/O-Link-Spezifikation der Version 1.05 bleibt abwärtskompatibel zum bisherigen Standard.
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und hier dein gewünschter Tecchannel- Link zum GRUNDLAGEN (!) Artikel über HT. So wäre es besser zu machen, obwohl es sich auch nur um einen Grundlagenartikel (sagt Tecchannel selbst) handelt:
http://www.tecchannel.de/hardware/1000/index.html
http://www.tecchannel.de/hardware/1000/index.html
SchwarzeSonne
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Das sollte nur verdeutlichen, wie's richtig gemacht werden hätte können. Also rein ein Verbesserungsvorschlag. Und da man gutes bekanntlich nicht neu erfinden braucht/soll, habe ich einfach eine Textpassage rüberkopiert. Aber ich könnte gerne einmal einen ansprechenden Artikel auf P3D veröffentlichen, wenn die Admins damit einverstanden sind. Bin Hardwaretechniker und CCNP. Gäbe einiges zu schreiben. 
Was habe ich denn falsch gemacht?
PS: Ich bin kein Ausgebildeter Techniker/Akademiker für den Bereich IT oder Technische Informatik.
Hardwaretechnisch bin ich schlichter "Amatör"
Erstaunlicherweise wurden meine Threads im Forum immer wieder gerne gelesen *wunder* *staun*
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SchwarzeSonne
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Falsch war vielleicht von mir flasch ausgedrückt.
Nur finde ich, sollte ein Artikel, der sich auf das Thema HT spezialisiert, weit mehr ins Detail gehen. Ausserdem find eich die Artikelstruktur nicht sehr gut, was ein Redakteur sicher bestätigen kann. Ansonsten passt's ja eh vor allem für deinen 1. Artikel, wie ich ja bereits sagte.
Nur finde ich, sollte ein Artikel, der sich auf das Thema HT spezialisiert, weit mehr ins Detail gehen. Ausserdem find eich die Artikelstruktur nicht sehr gut, was ein Redakteur sicher bestätigen kann. Ansonsten passt's ja eh vor allem für deinen 1. Artikel, wie ich ja bereits sagte.
Opteron
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Original geschrieben von SchwarzeSonne
Das sollte nur verdeutlichen, wie's richtig gemacht werden hätte können. Also rein ein Verbesserungsvorschlag. Und da man gutes bekanntlich nicht neu erfinden braucht/soll, habe ich einfach eine Textpassage rüberkopiert. Aber ich könnte gerne einmal einen ansprechenden Artikel auf P3D veröffentlichen, wenn die Admins damit einverstanden sind. Bin Hardwaretechniker und CCNP. Gäbe einiges zu schreiben.
Hmmm nochmal nen HTr. Artikel ? Ok Du bist Profi und könntest das bestimmt verdammt gut, aber mich (persönlich) würde ein irgendein anderes Thema mehr interessieren. Wie wärs z.B. mit PCI - Express ? Gibts ja auch demnächst auf der AMD Plattform. In einem Absatz/Kapitel könntest Du auch auf die Unterschiede/Gemeinsamkeiten zu HTr eingehen (wenn Du unbedingt magst *g*
Aber natürlich müssen erst mal die Admins zustimmen, etwas zu veröffentlichen, was Du schreibst. Etwas einmal aus Profi Sicht beschrieben, lesen zu können, würde mich allerdings schon mal reizen.ciao
Alex
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SchwarzeSonne
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Asl Profi bezeichne ich mich nicht, da man selbst als Hardwaretechniker zu wenig dafür lernt. Als Profis bezeichne ich die Hardwaredesigner und Ingeneure. Aber wie gesagt, ich würde gerne einmal für P3D einen ansprechenden Artikel über Netzwerktechnik zum Beispiel verfassen, da selbst der Tecchannel- Artikel darüber teilweise sehr fehlerhaft war. Das könnte ich besser, als über PCI Express, was so neu ist, dass es nichteinmal noch bei meiner Hardwaretechniker Ausbildung Lehrstoff war. Darüber weiss ich bis jetzt nur aus englisch sprachigen Technik- Artikeln. Mal schauen, ob ich darf...hehe
Hallo
Also ich finde den Artikel völlig ausreichend. Tiefergreifende Beschreibungen sind ja gut und schön, da aber die wenigsten von uns Hardwareentwickler sind, interessiert mich das nicht wircklich. Es ist meiner Ansicht nach in diesem Bericht alles verständlich erklärt, so das es jeder im groben versteht. Ich bin auch Computertechniker mit einigen Jahren Erfahrung, aber jedes kleine Detail kann und muss ich nicht wissen. Es gibt leider genug Bücher in denen alles erklärt ist, aber keiner verstehts und Akademiker die auf Ihrem Gebiet Experten sind, aber so gut wie keiner kann einem Laien etwas verständlich erklären. Nichts ist perfekt und wird es auch nie sein. Wie sagte Henri Ford einmal (nicht ganz der Wortlaut), als man Ihm sagte, er hätte keine Ahnung vom Automobilbau: Warum soll ich mir den den Kopf mit unnötigen Details belasten, wenn es dafür Experten gibt.
Von mir jedenfalls ein lob. Ich kann jedenfalls aus dem Artikel ableiten worum und wie es geht.
kruegchen
Also ich finde den Artikel völlig ausreichend. Tiefergreifende Beschreibungen sind ja gut und schön, da aber die wenigsten von uns Hardwareentwickler sind, interessiert mich das nicht wircklich. Es ist meiner Ansicht nach in diesem Bericht alles verständlich erklärt, so das es jeder im groben versteht. Ich bin auch Computertechniker mit einigen Jahren Erfahrung, aber jedes kleine Detail kann und muss ich nicht wissen. Es gibt leider genug Bücher in denen alles erklärt ist, aber keiner verstehts und Akademiker die auf Ihrem Gebiet Experten sind, aber so gut wie keiner kann einem Laien etwas verständlich erklären. Nichts ist perfekt und wird es auch nie sein. Wie sagte Henri Ford einmal (nicht ganz der Wortlaut), als man Ihm sagte, er hätte keine Ahnung vom Automobilbau: Warum soll ich mir den den Kopf mit unnötigen Details belasten, wenn es dafür Experten gibt.
Von mir jedenfalls ein lob. Ich kann jedenfalls aus dem Artikel ableiten worum und wie es geht.
kruegchen
Danke für die Auskunft was PCI Express angeht.
Nun aber mal zu dem Kommentar das viele gerne genauere Details lesen wollen.
Ich denke nicht das jeder genau wissen möchte was passiert wenn ein Gerät des HTr Daten zu einem anderen Gerät schickt.
Das muss jeder selbst wissen, SchwarzeSonne könnte ja mal einen Artikel mit mehr technischen Details schreiben und dann lasst ihr einen Hitcounter auf allen Seiten laufen, mal sehen welcher Artikel und welche Seiten mehr gelesen werden.
Ich glaube das wurde auch mal bei einem Review von P3D gemacht da stellte sich meines Wissens heraus, das viele die technischen Details übersprungen hatten.
Nun aber mal zu dem Kommentar das viele gerne genauere Details lesen wollen.
Ich denke nicht das jeder genau wissen möchte was passiert wenn ein Gerät des HTr Daten zu einem anderen Gerät schickt.
Das muss jeder selbst wissen, SchwarzeSonne könnte ja mal einen Artikel mit mehr technischen Details schreiben und dann lasst ihr einen Hitcounter auf allen Seiten laufen, mal sehen welcher Artikel und welche Seiten mehr gelesen werden.
Ich glaube das wurde auch mal bei einem Review von P3D gemacht da stellte sich meines Wissens heraus, das viele die technischen Details übersprungen hatten.
SchwarzeSonne
Cadet
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Ich finde den Artikel ja nicht schlecht. Aber ich glaube nicht, dass der Artikel von http://www.tecchannel.de/hardware/1000/index.html
weniger oft gelesen wurde. Und auch das ist nur ein Grundlagen- Artikel. Nur zeigt dieser, wie es besser gemacht werden hätte können, ohne auf akademischem Niveau zu schreiben. Wirklich jedes Detail würde mich genau so wenig interessieren und weiß ich sicher genauso wenig, wie jeder andere, der das liest. Aber es sollte kein Problem sein, wenn einer nicht nur positives über Bobkill's Artikel schreibt. Schließlich kann/soll er daraus seinen Nutzen ziehen, also die Kritik konstruktiv nutzen. Und wer mir jetzt weiß machen will, der Artikel auf tecchannel sei nicht besser gegliedert und technisch im richtigen Maße tiefgründig, dem kann ich auch nicht mehr belehren...
weniger oft gelesen wurde. Und auch das ist nur ein Grundlagen- Artikel. Nur zeigt dieser, wie es besser gemacht werden hätte können, ohne auf akademischem Niveau zu schreiben. Wirklich jedes Detail würde mich genau so wenig interessieren und weiß ich sicher genauso wenig, wie jeder andere, der das liest. Aber es sollte kein Problem sein, wenn einer nicht nur positives über Bobkill's Artikel schreibt. Schließlich kann/soll er daraus seinen Nutzen ziehen, also die Kritik konstruktiv nutzen. Und wer mir jetzt weiß machen will, der Artikel auf tecchannel sei nicht besser gegliedert und technisch im richtigen Maße tiefgründig, dem kann ich auch nicht mehr belehren...
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